一种锁相环片上抖动测量电路制造技术

本实用新型专利技术公开了一种锁相环片上抖动测量电路。本实用新型专利技术的电路采用数字电路的方法来实现，包括校准模块(1)、预判模块（2）、延时链模块（3）和存储模块（4）。该电路可校准，具有测量速度快，测量精度高，测量精度可调，测量范围大等性能。本实用新型专利技术提供四种测量分辨率，可以根据锁相环的抖动大小来选择不同的测量分辨率；通过校准模块（1）减小零抖动输入时电路输出的偏差，提高抖动测量电路的可靠性；通过预判模块（2）使延时链模块（3）测量范围减小一半，并将校准模块（1）与预判模块相（2）结合（不包括第一缓冲器组和第二缓冲器组），有效地减小了锁相环片上抖动测量电路的面积和功耗。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种锁相环片上抖动测量电路，属于电子电路

技术介绍
随着半导体工艺的不断发展，集成电路的性能不断提高，系统芯片对时钟频率的要求越来越高。锁相环作为系统芯片的一个重要模块，为整个芯片提供高速时钟。时钟抖动是锁相环的一个重要参数，高速通讯系统时钟抖动的大小必须在设计规范规定的范围之内，否则会导致系统性能降低等一系列问题，所以锁相环抖动的测量非常重要。传统的锁相环抖动测量方法主要是片外测量——在芯片外使用测试仪器对锁相环输出信号进行分析。但是随着工艺的发展，芯片工作频率不断提高，普通的测试仪器已经不能满足要求，而更精确的测试仪器会大幅度增加测试成本；由于芯片输入输出管脚性能(Input/Output, I/O)的限制，使用外部测试仪器只能测量低频信号，因此会导致测量时间增加；测试仪器的输出探针会给待测电路带来额外的负载，歪曲被测信号，从而影响抖动测量结果的准确性；另外，在芯片设计时需要增加额外的专用管脚来给测试仪器使用。因此，传统的抖动测量方法有诸多的限制和缺点。使用内建自测试电路测量锁相环抖动时，将它与待测锁相环一起集成在芯片内部，在芯片内完成抖动的测量，然后通过芯片的I/o管脚将测量结果输出到外部测试仪器，这样只需要一些低成本的测试设备就可以很方便地分析被测结果，大大降低了测试时间以及测试成本。目前较为常见的锁相环片上抖动测量电路有:延时链电路、时间电压转换电路、时间间隔放大电路、脉冲缩减电路、计数器电路、游标延时链电路和游标振荡器电路等。其中时间电压转换电路、时间间隔放大电路测量精度较高，但是用到模拟元件，实现较难，同时容易受到芯片中数字信号干扰；延时链电路、计数器法电路容易利用数字电路来实现，但是测量精度不高；脉冲缩减电路不需要参考时钟，但是容易受到工艺偏差、电源噪声影响；游标延时链电路测量精度高，能实现连续测量，可利用数字电路来实现，但是容易受工艺偏差影响，电路面积较大；游标振荡器电路测量精度较高，面积小，但是环形振荡器容易引入随时间变化的噪声，测量时间长。
技术实现思路
针对现有技术存在的不足，本技术目的是提供一种具有高可靠性、测量速度快、测量精度高、测量精度可调、测量范围大等优点的锁相环片上抖动测量电路。为了实现上述目的，本技术是通过如下的技术方案来实现:本技术包括校准模块和与校准模块输出端依次连接的预判模块、延时链模块及存储模块；校准模块有参考时钟信号和待测锁相环分频时钟信号输入，并受到工作模式信号的控制；延时链模块受到精度控制信号的控制；延时链模块包括第二控制电路、第一延时链、第二延时链和鉴相器阵列；第一延时链及第二延时链均包括依次串联的多个第二可调延时单元；鉴相器阵列包括多个第二鉴相器，第一延时链中第二可调延时单元的数目与第二延时链中第二可调延时单元的数目、鉴相器阵列中第二鉴相器的数目均相同；每个第二鉴相器第一输入端和第二鉴相器第二输入端分别连接第一延时链和第二延时链中的对应第二可调延时单元输出端；精度控制信号通过第二控制电路对第一延时链及第二延时链施加第一控制信号和第二控制信号，第一控制信号]和第二控制信号]分别连接第一延时链及第二延时链中的第二可调延时单元的第一控制端、第二控制端、第三控制端及第四控制端；第二可调延迟单元包括第三缓冲器和四个与非门；第三缓冲器输入端接第三数据选择器或第四数据选择器输出端，第三缓冲器输出端连接到四个与非门的一个输入端，四个与非门的另一个输入端分别连接第一控制端、第二控制端、第三控制端及第四控制端，第三缓冲器的输出端还连接第二鉴相器第一输入端或第二鉴相器第二输入端。上述校准模块包括第一数据选择器、第二数据选择器、与第一数据选择器输出端相连接的第一可调延时电路、与第二数据选择器输出端相连接的第二可调延时电路和第一控制电路；第一可调延时电路包括第一缓冲器和与第一缓冲器输出端相连接的第一可调延时单元，第二可调延时电路包括第二缓冲器和与第二缓冲器输出端相连接的第一可调延时单元；第一可调延时单元通过第一控制电路来控制；待测锁相环分频时钟信号连接第二数据选择器输入0端，参考时钟信号连接第一数据选择器输入0端、第一数据选择器输入I端和第二数据选择器输入I端；工作模式信号连接第一数据选择器数据选择端和第二数据选择器数据选择端。上述预判模块包括第一鉴相器、第三数据选择器和第四数据选择器；校准模块第一输出端连接到第三数据选择器输入I端和第四数据选择器输入0端;校准模块第二输出端连接到第三数据选择器输入0端和第四数据选择器输入I端;参考时钟信号和待测锁相环分频时钟信号分别连接到第一鉴相器第一输入端和第一鉴相器第二输入端，第一鉴相器的输出端连接第三数据选择器数据选择端和第四数据选择器数据选择端。本技术的有益效果如下:(I)通过延时链模块的精度控制信号控制第一延时链及第二延时链中第二可调延时单元的延迟时间，从而可以选择四种测量分辨率和其对应测量范围；(2)利用校准模块减小零抖动输入时电路输出的偏差，提高了锁相环片上抖动测量电路的可靠性；(3)在设计单独预判模块时，包含第一缓冲器组和第二缓冲器组，但实际电路中，由校准模块的可调延时单元增加了驱动能力，所以不需要再添加第一缓冲器组和第二缓冲器组。另外，由于采用了预判模块，可以使延时链模块的规模缩小一半。它们有效地减小了 锁相环片上抖动测量电路的面积和功耗。附图说明图1为本技术的锁相环片上抖动测量电路整体框图；图2为本技术的锁相环片上抖动测量电路的校准模块电路图；图3为本技术的锁相环片上抖动测量电路的预判模块电路图；图4为本技术的锁相环片上抖动测量电路的校准模块和预判模块的组合电路图；图5为本技术的锁相环片上抖动测量电路的延时链模块电路图；图6为本技术的锁相环片上抖动测量电路的第二可调延时单元电路图；图7为第一鉴相器及第二鉴相器电路图；图8为存储单元电路图。具体实施方式为使本技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本技术。如图1所示，为本技术的锁相环片上抖动测量电路的整体框架，包括校准模块1、预判模块2、延时链模块3和存储模块4。第一可调延时单元、第二可调延时单元的设计是整个电路的基础，第一延时链71、第二延时链72是由N个第二可调延时单元逐级相连而成的，校准模块I中的第一可调延时电路16和第二可调延时电路17包含了第一可调延时单元。如图6所示，第二可调延时单元包括一个第三缓冲器51和四个与非门52、53、54、55组成。第三缓冲器51的输出端即第二可调延时单元输出信号0，同时连接到四个与非门52、53、54、55的一个输入引脚,另一个输入引脚连接第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54，通过改变第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54的电平，来改变输出端O的电容，从而改变第三缓冲器51的输出负载大小，进而改变了第三缓冲器51的延时。当第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54全为高电平时，第三缓冲器51的负载电容最大，第二可调延时单元的延时最大；输入控制信号C51，C52，C53，C54全为低电平时，第三缓冲本文档来自技高网...

【技术保护点】
一种锁相环片上抖动测量电路，其特征在于，包括校准模块（1）和与校准模块（1）输出端依次连接的预判模块（2）、延时链模块（3）及存储模块（4）；?所述校准模块（1）有参考时钟信号和待测锁相环分频时钟信号输入，并受到工作模式信号的控制；?所述延时链模块（3）受到精度控制信号的控制；?所述延时链模块（3）包括第二控制电路（30）、第一延时链（71）、第二延时链（72）和鉴相器阵列（73）；?所述第一延时链（71）及第二延时链（72）均包括依次串联的多个第二可调延时单元；所述鉴相器阵列（73）包括多个第二鉴相器，所述第一延时链（71）中第二可调延时单元的数目与第二延时链（72）中第二可调延时单元的数目、鉴相器阵列（73）中第二鉴相器的数目均相同；?每个所述第二鉴相器第一输入端和第二鉴相器第二输入端分别连接第一延时链（71）和第二延时链（72）中的对应第二可调延时单元输出端；?所述精度控制信号通过第二控制电路（30）对第一延时链（71）及第二延时链（72）施加第一控制信号和第二控制信号，所述第一控制信号和第二控制信号分别连接第一延时链（71）及第二延时链（72）中的第二可调延时单元的第一控制端、第二控制端、第三控制端及第四控制端；?所述第二可调延迟单元包括第三缓冲器（51）和四个与非门（52、53、54、55）；?所述第三缓冲器（51）输入端接第三数据选择器（21）或第四数据选择器（22）输出端，第三缓冲器（51）输出端连接到四个与非门（52、53、54、55）的一个输入端，四个所述与非门的另一个输入端分别连接第一控制端、第二控制端、第三控制端及第四控制端，所述第三缓冲器（51）的输出端还连接第二鉴相器第一输入端或第二鉴相器第二输入端。...

【技术特征摘要】
1.一种锁相环片上抖动测量电路，其特征在于，包括校准模块(I)和与校准模块(I)输出端依次连接的预判模块(2)、延时链模块(3)及存储模块(4)； 所述校准模块(I)有参考时钟信号和待测锁相环分频时钟信号输入，并受到工作模式信号的控制； 所述延时链模块(3)受到精度控制信号的控制； 所述延时链模块(3)包括第二控制电路(30)、第一延时链(71)、第二延时链(72)和鉴相器阵列(73); 所述第一延时链(71)及第二延时链(72)均包括依次串联的多个第二可调延时单元；所述鉴相器阵列(73)包括多个第二鉴相器，所述第一延时链(71)中第二可调延时单元的数目与第二延时链(72)中第二可调延时单元的数目、鉴相器阵列(73)中第二鉴相器的数目均相同； 每个所述第二鉴相器第一输入端和第二鉴相器第二输入端分别连接第一延时链(71)和第二延时链(72)中的对应第二可调延时单元输出端； 所述精度控制信号通过第二控制电路(30)对第一延时链(71)及第二延时链(72)施加第一控制信号和第二控制信号·，所述第一控制信号和第二控制信号分别连接第一延时链(71)及第二延时链(72)中的第二可调延时单元的第一控制端、第二控制端、第三控制端及第四控制端； 所述第二可调延迟单元包括第三缓冲器(51)和四个与非门(52、53、54、55)； 所述第三缓冲器(51)输入端接第三数据选择器(21)或第四数据选择器(22)输出端，第三缓冲器(51)输出端连接到四个与非门(52、53、54、55)的一个输入端，四个所述与非门的另一个输入端分别连接第一控制端、第二控制端、第三控制端及第四控制端，所述第三缓冲器(51)的输出端还连接第二...

【专利技术属性】
技术研发人员：蔡志匡，閤兰花，阙诗璇，陈慧，刘新宁，杨军，
申请(专利权)人：江苏东大集成电路系统工程技术有限公司，
类型：实用新型
国别省市：