耦合锁相环的方法和装置制造方法及图纸

本发明专利技术涉及产生同步时钟信号的方法和装置。根据该方法和装置，产生第一和第二组信号，它们相对于基准时钟具有时变相位差。第一时钟由从第一组信号中取出的第一系列信号提供，其中所述信号的接续受第一相位差的影响。第二时钟由从第二组信号中取出的第二系列信号提供，其中所述第二系列信号的接续受第一相位差的影响。所述第一组信号的接续还受第一相位差的影响。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般而言涉及集成电路工艺。具体而言涉及时钟生成装置，比如CMOS微处理器集成电路中使用的时钟生成装置。2．相关领域的说明在利用动态电路设计集成微处理器电路时，通常希望所采用的电路具有较低的抖动。“抖动”是指信号中的振荡或波动。特别是在集成电路装置中，抖动通常是因电源噪声和基片噪声而引起的，被看作为信号振幅或相位的短时不稳定度。故此抖动可以描述为时钟边沿出现的不确定性。通常在集成电路装置中会遇到两类抖动，正的抖动以及负的抖动。负抖动是时钟边沿领先于其理想时间的时间量。正抖动是时钟边沿滞后于其理想时间的时间量。时钟源的负抖动有损于微处理器系统的可用周期时间。作为抖动的重要性的一个例子，对于采用锁相环设计的高清晰度图象显示装置而言，锁相环的抖动性能制约了系统的性能。(锁相环(“PLL”)是利用反馈使输出信号保持在与基准信号的特定相位关系的电路或系统。)电源噪声耦合是在这类PLL’s，特别是供压电电较低以及在同一装置上有着多个时钟合成器的情况下存在的抖动问题的主要原因。利用PLL’s生成微处理器时钟在集成电路设计领域中是公知的。对于置于高性能微处理器这样的芯片上的PLL，数字电路的电源切换噪声是输出抖动的主要噪声源。对于低功率PLL，第二个抖动源是PLL压控振荡器内金属氧化物硅装置中的固有噪声。这一噪声可以通过增加功耗而降低。为取得低压模拟电路，MOS装置的饱和低压可以通过利用较宽的装置加以降低，而这使得电源电压和模拟节点之间的寄生电容增大。寄生电容的这一增大降低了对于相同的电流消耗来说的电源噪声抑制能力。这样，利用PLL’s生成微处理器时钟所面临的问题是，所设计的PLL应同时具备抖动有限、电源电压低以及功率消耗低的特点。除了PLL的基于系统抖动的改进，上述问题在实际应用时遇到一些困难。对于PLL应用来说，声表面波(“SAW”)振荡器似乎很有吸引力，这是因为SAW振荡器工作在非常高的频率，其产品能够满足精确的频率要求，比如抖动仅为10皮秒。但是，常规的模拟PLL所包括的压控振荡器(VCO)具有较大的抖动，比如200皮秒。在将声表面波(“SAW”)振荡器与常规PLL组合在一起时，PLL压控振荡器的相对较大的抖动与SAW的小得多的抖动叠加。上述参考的共同未决的一或多个申请披露了SAW振荡器与数字锁定环路路而不是常规的模拟PLL相组合的形式。术语数字锁定环路(“DLL”)适用于此处披露的本专利技术以及相关申请中，它不同于常规的DLL。一般来说，常规意义以及此处采用的术语“DLL”指的是锁相环的一种特别形式。如同任何锁相环一样，DLL包括用于生成周期信号以及根据反馈信号对所述信号进行相位调节的电路。反馈信号部分来自于周期信号自身。在常规DLL中，在反馈回路中设有数字延迟元件，即在数字逻辑元件的逻辑状态控制的离散步骤中对延迟进行调节的延迟元件。这种延迟元件用于相位调节。至于其余的背景资料，参见，例如，美国专利5,442,776以及5,610,548。在本专利技术及相关专利技术的DLL中，相位控制是以数字方式进行的，但并非通过仅仅改变数字延迟元件。对于片上时钟应用，采用SAW振荡器的数字锁定环路，如同上述参考的共同未决的应用所披露的那样，在对400MHz机器周期而言0.4％的固有工作抖动的情况下将负抖动减少至约10皮秒。比较而言，常规模拟PLL具有的负抖动在400MHz机器周期抖动为8％的情况下约为200皮秒。另一方面，在SAW/DLL组合情况下正抖动可以偶尔出现，甚至可以达到数百皮法。但是，因为正抖动不常出现，并且SAW振荡器的基频可以如此的精度加以规定，故此正抖动对片载时钟源没有影响。也就是说，所产生的时钟长时频率对于芯片应用来说在400MHz是稳定的。尽管根据上述参考的专利申请用基于SAW数字锁定环路替代常规PLL的做法基本上改善了内部芯片时钟的抖动，但是在芯片-至-芯片接口方面仍存在一些其它的问题。异步芯片-至-芯片接口可以是处理这些问题的替代方案，但是这样的异步接口的亚稳性问题通常由流水线锁存器解决，使数据重新同步。这样的锁存器引入了一些额外的可能是不能接受的时间滞后。因此，基于DLL/SAM的时钟需要减少与芯片间通道有关的正抖动损失。因此，本专利技术的目的是解决前述需要。具体而言，本专利技术的目的是提供广泛用于高速微电子装置的时钟生成装置。上述及其它种种目的可按此处的说明而达到。本专利技术的第一形式包括生成同步时钟信号的方法。根据本专利技术的该形式，生成第一和第二组信号，它们相对于基准时钟具有时变相位差。第一时钟是通过从所述第一组信号中取出的一系列信号而被提供的，信号间的接续转换受到第一相位差的影响。第二时钟是通过从所述第二组信号中取出的第二系列信号而被提供的，在第二系列信号中的一个信号到另一个信号的接续受到第二相位差的影响。第一组信号中的接续过程也受到第二相位差的影响。在其它方面，在第一组信号中的次序受到第二相位差的影响是由于第二相位差处于第一方向。另外，第二组信号中的切换受到第二相位差的影响是由于第二相位差处于第二方向。在另外的方面，第一相位差是第一时钟和基准时钟之间的相位差。第二相位差是第一和第二时钟之间的相位差。在另一种形式中，本专利技术包括生成同步时钟信号的装置。根据本专利技术的该形式，本专利技术包括生成相对于基准时钟具有时变相位差的第一和第二组信号的生成装置。它还包括第一同步装置，该同步装置相应于第一相位差，用于通过从所述第一组信号中取出的第一系列信号而提供第一时钟；以及第二同步装置，该同步装置相应于第二相位差，用于通过从所述第二组信号中取出的第二系列信号而提供第二时钟，第一同步装置还受第二相位差的影响。在其它的一些方面，第一同步装置相应于第二相位差处于第一方向的情况。另外，第二同步装置相应于第二相位差处于第二方向的情况。另外，第一相位差是第一时钟信号和基准时钟信号之间的相位差。此外，第二相位差是第一和第二时钟之间的相位差。被认为能够代表本专利技术的新颖特征在后附的权利要求书中叙述。但是，本专利技术自身，以及实施的最佳模式和其的进一步的目的和优点将在结合附图阅读下文对示意性实施例的详细说明之后变得一清二楚，其中附图说明图1是可以利用本专利技术的方法和系统的数据处理系统的图形再现；图2是示意表示了可以利用本专利技术方法和系统的个人计算机系统内选定组件的框图；图3是根据本专利技术的优选实施例用于耦合数字锁定环路的自同步相位延迟系统的示意性高级框图；图4是根据本专利技术的优选实施例用于耦合数字锁定环路的自同步相位延迟系统的示意性详细框图；图5是利用声表面波振荡器的单个数字锁定环路的相位误差对时间的关系图；图6是根据图4系统的耦合后的数字锁定环路的相位误差对时间的关系图。现在参看附图，具体地说，参看图1，该图是根据本专利技术优选实施例可以实施本专利技术的数据处理系统的图形表示。该时间处理系统包括个人计算机10，其中包括了系统单元12、视频显示终端14、有着数字字母和其它健的数字字母输入装置(即键盘16)，以及鼠标18。个人计算机10内还可以纳入其它的输入装置(未表示)，比如跟踪球(trackball)或笔式输入装置(stylus)。计算机10可以是任何适当的计算机，比如IBM Aptiva计算机(位于纽约Armonk的IBM公司的产品)。“Apt本文档来自技高网...

【技术保护点】
生成同步时钟信号的方法，包括下列步骤： ａ）生成第一和第二组信号，它们相对于基准时钟信号具有时变相位差； ｂ）通过从所述第一组信号中取出的第一系列信号，提供第一时钟信号，其中所述信号是相应于第一相位差而彼此相继的；以及 ｃ）通过从所述第二组信号中取出的第二系列信号，提供第二时钟信号，其中所述信号是相应于第二相位差而彼此相继的；并且其中在第一系列信号中的次序还受到第二相位差的影响。

【技术特征摘要】
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【专利技术属性】
技术研发人员：DM德雷普斯，RP马斯莱，JS马奇，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]