校准电路制造技术

包括了与组成输出缓存器的上拉电路具有基本相同的电路结构的第一复制缓冲器和与组成输出缓存器的下拉电路具有基本相同的电路结构的第二复制缓冲器。当发出第一校准命令ＺＱＣＳ时，控制信号ＡＣＴ１和ＡＣＴ２都被激活，并且并行地执行对于第一复制缓冲器和第二复制缓冲器的校准操作。

【技术实现步骤摘要】

本专利技术涉及校准电路，并且更确切地说 件中所提供的输出缓冲器的阻抗的校准电路 校准电路的半导体器件的数据处理系统。
技术介绍
近几年，在半导体器件之间(例如在CPU和存储器之间)的数据 传输需要很高的数据传输速率。为了实现高数据传输速率，输入/输出 信号的振幅被日益降低。如果降低输入/输出信号的振幅，则输出缓冲 器的阻抗很难达到期望的准确度。输出缓冲器的阻抗取决于制造过程中的工艺条件而改变。而且， 在其实际使用中，输出缓冲器的阻抗受到周围温度和电源电压的改变 的影响。当输出缓冲器需要高阻抗准确度时，利用可以校准它们的阻抗的输出缓冲器(日本专利申请未决特开第2002-152032号，2004-32070 号，2006-203405号，以及2005-159702号)。这种输出缓冲器的阻抗 由通常被称为"校准电路"的电路进行调节。如在日本专利申请未决特开第2006-203405号和2005-159702号中 所公开的，校准电路包含具有与输出缓冲器相同的结构的复制缓冲器。 当校准操作被执行时，通过被连接到校准终端的外部电阻，将校准终 端的电压与参考电压进行比较并且据此调节复制缓冲器的阻抗。然后， 在输出缓冲器中反映出复制缓冲器的调节结果，并由此将输出缓冲器 的阻抗设置为期望值。在校准操作的顺序中，多次执行包括有电压比较和每一个复制缓,涉及用于调节半导体器 。本专利技术还涉及包含具有冲器的阻抗的更新的调节步骤。由此使得复制缓冲器的阻抗接近期望 值。但是，校准操作中的电压比较和复制缓冲器的阻抗改变要耗费一 些时间。因此，如果外部时钟的频率较高，则调节步骤不能每次激活 外部时钟时都被执行。在这种情况下，通过划分外部时钟产生了较低 频率的内部时钟，并且与内部时钟同步地执行调节步骤。其中执行校准操作的周期(校准周期)通常是由外部时钟周期的 个数(例如64个时钟周期)来确定的。随着外部时钟的划分数的增加， 在校准周期内所执行的校准步骤的数目减少了。也就是说，假设确定校准周期的外部时钟周期的个数由m表示并且划分数由n表示，则在 校准周期内内部时钟的激活次数，也就是调节步骤的数目由m/n表示。 如果外部时钟的频率增加，则划分数n必然增加，并且因此校准周期 内执行的调节步骤的数目进一步减少。另外，在校准操作中，调节具有与在输出缓冲器中所包括的上拉 电路相同的电路结构的复制缓冲器，然后调节具有与在输出缓冲器中 所包括的下拉电路相同的电路结构的复制缓冲器。因此，在现有校准 电路中，校准周期被分成前半部分和后半部分。在前半部分中调节上 拉复制缓冲器，在后半部分中调节下拉复制缓冲器。因此，对于上拉和下拉复制缓冲器所执行的调节步骤的个数分别 减少一半，并且因此没有执行充分的校准操作。进而，由于普通校准电路通过使用之前的校准操作中的最终代码 来执行第一调节步骤，因此在第一调节步骤中阻抗没有被更新。在第 二调节步骤中阻抗更新才开始。结果，阻抗更新的次数比调节步骤的 个数少一个。因此，随着划分数的增加，实际阻抗更新次数急剧减少。例如，假设确定校准周期m的外部时钟周期的个数是64个时钟周期并且划分数n是8，则在校准周期中内部时钟的激活次数是8 (=64/8)。该次数被均分给上拉侧和下拉侧。上拉侧和下拉侧上的调 节步骤的次数都是4。由于在第一调节步骤中阻抗没有被更新，因此在 上拉侧和下拉侧上的阻抗更新次数都是3 (=4-1)。如果外部时钟的速度增加并且划分数n是16，则内部时钟的激活 次数仅为4 (=64/16)。在上拉侧和下拉侧上的调节步骤的次数都是2。 阻抗更新的次数是l (=2-1)。如果外部时钟的速度再增加并且划分数 n也再增加，则阻抗更新的次数是0。在这种情况下，不能执行校准操 作。
技术实现思路
提出本专利技术以解决上述问题。因此，本专利技术的目标是提出一种即 使外部时钟频率很高也可以充分执行校准操作的校准电路。本专利技术的上述和其他目标可以通过用于调节具有上拉电路和下拉 电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括第一复制缓冲器，具有与上拉电路和下拉电路之一基本相同的电 路结构；第二复制缓冲器，具有与上拉电路和下拉电路中的另一个基本相 同的电路结构；其中，响应第一校准命令，并行地执行对于第一复制缓冲器的校 准操作和对于第二复制缓冲器的校准操作。本专利技术的上述和其他目标还可以通过用于调节具有上拉电路和下 拉电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括第一复制缓冲器，具有与上拉电路和下拉电路之一基本相同的电 路结构；以及第二复制缓冲器，具有与上拉电路和下拉电路中的另一个基本相同的电路结构；其中，响应第一校准指令，并行地执行对于第一复制缓冲器和第 二复制缓冲器的校准操作，响应第二校准指令，交替地执行对于第一复制缓冲器和第二复制 缓冲器的校准操作。根据本专利技术，当发出第一校准命令时，校准电路不是交替而是并 行地执行对于第一复制缓冲器的校准操作和对于第二复制缓冲器的校 准操作。因此，由于在校准周期内并行地执行对于第一和第二复制缓 冲器的阻抗更新，因此即使外部时钟的频率较高，也可以执行充分的 校准操作。附图说明通过参考下面结合附图对本专利技术所做的详细讲述，本专利技术的上述 和其他目标、特征和优势将变得更加清楚。图1为根据本专利技术的优选实施例的校准电路的电路图； 图2是图1中所示的复制缓冲器之一的电路图； 图3是图1中所示的另外复制缓冲器之一的电路图； 图4是图1中所示的控制信号生成电路的电路图； 图5是示出了一个调节步骤的时序图的例子；图6是包含如图1中所示的校准电路的半导体器件的主要部件的框图7是如图6中所示的输出缓冲器的电路图8是如图6中所示的前级电路的电路图9是用于解释较短校准操作的时序图IO示出了在校准终端处的电位变化的一个例子；图11示出了在校准终端处的电位变化的另一个例子；图12是时序图，用于解释较长的校准操作；图13是框图，示出了使用应用了本专利技术的DRAM的数据处理系统。具体实施例方式现在参照附图来详细讲述本专利技术的优选实施例。图1为根据本专利技术的优选实施例的校准电路100的电路图。如图1所示，本实施例的校准电路100包括复制缓冲器110、 120和130;计数器141，用于控制复制缓冲器IIO和120的阻抗；计数器142，用于控制复制缓沖器130的阻抗；比较器151，用于控制计 数器141;比较器152，用于控制计数器142;以及控制信号生成电路 160。复制缓冲器110、 120和130具有与下述输出缓冲器的一部分相同 的电路结构。输出阻抗通过使用复制缓冲器110、 120和130来进行调 节并且在输出缓冲器中反映结果。输出缓冲器的阻抗因此被设置为期 望值。这就是校准电路100的功能。图2是复制缓冲器110的电路图。如图2所示，复制缓冲器IIO是由并联到电源电位VDD的五个P 沟道MOS晶体管111~115和一端被连接到晶体管的漏极的电阻器119 组成。电阻器119的另一端被连接到校准终端ZQ。复制缓冲器110不 具有下拉功能。而是，该缓冲器只具有上拉功能。阻抗控制信号DRZQP1到DRZQP5被分别从计数器141提供给晶 体管111到115的栅极。因此，在复制缓冲器110中的五个晶体管的 每一个的开关控制被分开执行。在图1和2本文档来自技高网...

【技术保护点】
一种校准电路，用于调节具有上拉电路和下拉电路的输出缓冲器的阻抗，该校准电路包括：　　　　第一复制缓冲器，具有与所述上拉电路和下拉电路之一基本相同的电路结构；　　　　第二复制缓冲器，具有与所述上拉电路和下拉电路中的另一个基本相同的电路结构；　　　　其中，响应第一校准命令，并行地执行对于所述第一复制缓冲器的校准操作和对于所述第二复制缓冲器的校准操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：余公秀之，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]