校准电路及其方法技术

本发明专利技术涉及电路，公开了一种校准电路及其方法。本发明专利技术中，可以减小同相和正交之间的相位和振幅失配。一种电路包括相位合成器和四个输出端口。该相位合成器增加同相正输入和正交正输入以获得同向正输出，增加同相负输入和正交负输入以获得同相负输出，增加上述同相负输入和正交正输入以获得一个正交正输出，增加上述同相正输入和正交负输入以获得正交负输出。上述四个输出端口分别被配置为输出同相正输出、同相负输出、正交正输出和正交负输出。

【技术实现步骤摘要】
校准电路及其方法
本申请涉及电路，特别涉及但不限于一种校准电路和方法。
技术介绍
同相正交（In-phaseandtheQuadrature，简称“I/Q”）信号处理被广泛应用于传统通信收发器。然而，上述I/O信号处理存在同相和正交支路之间的振幅和相位失配问题，也被称为I/O不平衡或I/O失配问题。上述I/O不平衡是收发器中的一个严重性能瓶颈。同相信号和正交信号之间的振幅(增益)和相位失配降低接收器(RX)侧的信噪比(Signal-to-noiseRatio，简称“SNR”)和发射器(TX)侧的误差矢量幅度(ErrorVectorMagnitude，简称“EVM”)。上述I/O不平衡主要源于本地振荡器(LocalOscillator，简称“LO”)，因此，有必要减少本地振荡发生器中的I/O不平衡。
技术实现思路
根据本专利技术一实施例，公开了一种电路。该电路包括相位合成器和四个输出端口。该相位合成器增加同相正输入和正交正输入以获得同相正输出，增加同相负输入和正交负输入以获得同相负输出，增加上述同相负输入和正交正输入以获得正交正输出，增加上述同相正输入和正交负输入以获得正交负输出。上述四个输出端口分别被配置为输出同相正输出、同相负输出、正交正输出和正交负输出。上述相位合成器，可以减小同相和正交之间的相位失配。可选地，该相位合成器还包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管、第一阻抗、第二阻抗、第三阻抗和第四阻抗。第一NMOS晶体管的栅极被配置为接收同相正输入。第二NMOS晶体管的栅极接收同相负输入。第三NMOS晶体管的栅极被配置为接收正交正输入。第四NMOS晶体管的栅极被配置为接收正交负输入。第一NMOS晶体管的漏极和第三NMOS晶体管的漏极与第一阻抗连接。该第一阻抗与电源Vcc连接。第二NMOS晶体管的漏极和第四NMOS晶体管的漏极与第二阻抗连接。该第二阻抗与电源Vcc连接。第五NMOS晶体管的栅极被配置为接收正交正输入。第六NMOS晶体管的栅极被配置为接收正交负输入。第七NMOS晶体管的栅极被配置为接收同相负输入。第八NMOS晶体管的栅极被配置为接收同相正输入。第五NMOS晶体管的漏极和第七NMOS晶体管的漏极与第三阻抗连接。该第三阻抗与电源Vcc连接。第六NMOS晶体管的漏极和第八NMOS晶体管的漏极与第四阻抗连接。该第四阻抗与电源Vcc连接。可选地，该电路还包括第一功率检测器、第二功率检测器和比较器。第一功率检测器被配置为将同相正输出和同相负输出转换为第一直流电压。第二功率检测器被配置为将正交正输出和正交负输出转换为第二直流电压。比较器被配置为比较第一直流电压和第二直流电压，并将比较结果反馈至相位合成器。上述第一功率检测器、第二功率检测器、比较器和相位合成器，可以减小同相和正交之间的相位和振幅失配。可选地，第一功率检测器还被配置为将第一NMOS晶体管的漏极与第三NMOS晶体管的漏极上的交流电压和第二NMOS晶体管的漏极与第四NMOS晶体管的漏极上的交流电压转换为第一直流电压。第二功率检测器被配置为将第五NMOS晶体管的漏极与第七NMOS晶体管的漏极上的交流电压和第六NMOS晶体管的漏极与第八NMOS晶体管的漏极上的交流电压转换为第二直流电压。可选地，第一功率检测器和第二功率检测器的每个还包括第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第一电容、第二电容、第三电容、第一电阻、第二电阻、第三电阻和电流源。第一电容的一极被配置为接收第一NMOS晶体管的漏极与第三NMOS晶体管的漏极上的电压。该第一电容的另一极通过第一电阻与第一偏置电压连接。该第一电容的另一极还与第九NMOS晶体管的栅极连接。第九NMOS晶体管的漏极连接电源Vdd，该第九NMOS晶体管的源极与第十二NMOS晶体管的漏极连接。第二电容的一极被配置为接收第二NMOS晶体管的漏极与第四NMOS晶体管的漏极上的电压。该第二电容的另一极通过第二电阻与第一偏置电压连接。该第二电容的另一极还与第十NMOS晶体管的栅极连接。该第十NMOS晶体管的漏极连接电源Vdd。该第十NMOS晶体管的源极与第十二NMOS晶体管的漏极连接。第九NMOS晶体管的源极、第十NMOS晶体管的源极和第十二NMOS晶体管的漏极还连接第三电阻的一极。该第三电阻的另一极连接第三电容的一极。该第三电容的另一极接地。第十二NMOS晶体管的源极接地。功率检测器的输出端口连接第三电阻的另一极。第十二NMOS晶体管的栅极连接第十一NMOS晶体管的栅极和漏极。第十一NMOS晶体管的漏极连接电流源。该第十一NMOS晶体管的源极接地。该电流源连接电源Vdd。可选地，该电路还包括第十三NMOS晶体管、第十四NMOS晶体管和第十五NMOS晶体管。第一NMOS晶体管的源极、第二NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极都连接第十三NMOS晶体管的漏极。第十三NMOS晶体管的栅极连接比较器的输出端口。第十三NMOS晶体管的源极连接第十五NMOS晶体管的漏极。第五NMOS晶体管的源极、第六NMOS晶体管的源极、第七NMOS晶体管的源极和第八NMOS晶体管的源极都连接第十四NMOS晶体管的漏极。第十四NMOS晶体管的栅极接收第二偏置电压。第十四NMOS晶体管的源极也连接第十五NMOS晶体管的漏极。第十五NMOS晶体管的栅极还被配置为接收第三偏置电压。第十五NMOS晶体管的源极接地。本专利技术还公开了一种方法。该方法包括以下步骤：增加同相正输入和正交正输入以获得同相正输出；增加同相负输入和正交负输入以获得同相负输出；增加同相负输入和正交正输入以获得正交正输出；增加同相正输入和正交负输入以获得正交负输出；分别输出同相正输出、同相负输出、正交正输出和正交负输出。可选地，该方法还包括以下步骤：将同相正输出和同相负输出转换为第一直流电压；将正交正输出和正交负输出转换为第二直流电压；比较第一直流电压和第二直流电压，并产生比较结果；根据该比较结果，调整同相正输出、同相负输出、正交正输出和正交负输出，从而减小第一直流电压和第二直流电压之间的差异。附图说明本专利技术的非限制性和非详尽的各实施例将参照下列附图进行说明，其中在各种附图中除详细说明的以外类似参考数字标记指示类似部件。图1为示出了根据本专利技术一实施例的电路的方框图；图2为示出了根据本专利技术一实施例的电路20的示意图；图3为示出了根据本专利技术一实施例的相位合成器的输出的示意图；图4为示出了根据本专利技术一实施例的功率检测器的示意图；图5为示出了根据本专利技术一实施例的方法的流程图；图6为示出了根据本专利技术另一实施例的方法的流程图。具体实施方式现将对本专利技术的各种方面和实例进行说明。以下的描述为了全面理解和说明这些实施例而提供了特定细节。但是，本领域的普通技术人员可以理解，即使没有许多这些细节，也可以实施本专利技术。此外，一些公知结构或功能可能不被示出或详细描述，以避免不必要地模糊相关说明。图1是示出了根据本专利技术一实施例的电路10的方框图。如图1所示，电路10包括相位合成器100和四个输出端口110。该相位合本文档来自技高网...

【技术保护点】
一种电路，其特征在于，包括：相位合成器，被配置为:增加同相正输入和正交正输入以获得同相正输出；增加同相负输入和正交负输入以获得同相负输出；增加所述同相负输入和所述正交正输入以获得正交正输出；增加所述同相正输入和所述正交负输入以获得一个正交负输出；以及四个输出端口，分别被配置为输出所述同相正输出、所述同相负输出、所述正交正输出和所述正交负输出。

【技术特征摘要】
1.一种校准电路，其特征在于，包括：相位合成器，被配置为:增加同相正输入和正交正输入以获得同相正输出；增加同相负输入和正交负输入以获得同相负输出；增加所述同相负输入和所述正交正输入以获得正交正输出；增加所述同相正输入和所述正交负输入以获得一个正交负输出；以及四个输出端口，分别被配置为输出所述同相正输出、所述同相负输出、所述正交正输出和所述正交负输出；所述校准电路还包括：第一功率检测器，被配置为将所述同相正输出和所述同相负输出转换为第一直流电压；第二功率检测器，被配置为将所述正交正输出和所述正交负输出转换为第二直流电压；比较器，被配置为比较所述第一直流电压和所述第二直流电压，并将比较结果反馈至所述相位合成器。2.根据权利要求1所述的校准电路，其特征在于，所述相位合成器还包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管、第一阻抗、第二阻抗、第三阻抗和第四阻抗，其中，所述第一NMOS晶体管的栅极被配置为接收所述同相正输入，所述第二NMOS晶体管的栅极接收所述同相负输入，所述第三NMOS晶体管的栅极被配置为接收所述正交正输入，所述第四NMOS晶体管的栅极被配置为接收所述正交负输入，所述第一NMOS晶体管的漏极和所述第三NMOS晶体管的漏极与所述第一阻抗连接，所述第一阻抗与电源Vcc连接，所述第二NMOS晶体管的漏极和所述第四NMOS晶体管的漏极与所述第二阻抗连接，所述第二阻抗与所述电源Vcc连接；所述第五NMOS晶体管的栅极被配置为接收所述正交正输入，所述第六NMOS晶体管的栅极被配置为接收所述正交负输入，所述第七NMOS晶体管的栅极被配置为接收所述同相负输入，所述第八NMOS晶体管的栅极被配置为接收所述同相正输入，所述第五NMOS晶体管的漏极和所述第七NMOS晶体管的漏极与所述第三阻抗连接，所述第三阻抗与所述电源Vcc连接，所述第六NMOS晶体管的漏极和所述第八NMOS晶体管的漏极与所述第四阻抗连接，所述第四阻抗与所述电源Vcc连接。3.根据权利要求2所述的校准电路，其特征在于，所述第一功率检测器还被配置为将所述第一NMOS晶体管的漏极与第三NMOS晶体管的漏极上的交流电压和所述第二NMOS晶体管的漏极与所述第四NMOS晶体管的漏极上的交流电压转换为所述第一直流电压；所述第二功率检测器被配置为将所述第五NMOS晶体管的漏极与所述第七NMOS晶体管的漏极上的交流电压和所述第六NMOS晶体管的漏极与所述第八NMOS晶体管的漏极上的交流电压转换为所述第二直流电压。4.根据权利要求3所述的校准电路，其特征在于，所述第一功率检测器和第二功率检测器的每个还包括第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第一电容、第二电容、第三电容、第一电阻、第二电阻、第三电阻和电流源，其中，所述第一电容的一极被配置为接收所述第一NMOS晶体管的漏极与所述第三NMOS...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：博通集成电路上海有限公司，
类型：发明
国别省市：上海;31