一种硅基III-V族半导体材料的制备方法技术

本发明专利技术提供一种硅基III

【技术实现步骤摘要】
一种硅基III
‑
V族半导体材料的制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种硅基III
‑
V族半导体材料的制备方法。

技术介绍

[0002]随着信息技术的飞速发展，以微电子为基础的信息传输网络面对人们对数据传输速率、信息处理速度等越来越高的需求显得愈发吃力。对于如此困境，以光作为信息传输的载体，将现有成熟的微电子和光电子技术想结合是一条很好的解决途，其在充分发挥硅基微电子成熟工艺技术的同时，还可以发挥光电子的极高传输速率、高抗干扰性和低功耗的优势。硅基光电集成已成为大规模集成电路未来发展的重要方向之一，但由于硅是间接带隙材料，发光效率极低，难以作为增益介质，为此硅基光源已成制约硅基光电集成发展的最大障碍。在硅基光源的实现方案中，硅上单片集成III
‑
V族半导体光源具有较好的应用前景。但是硅与直接带隙
Ⅲ‑Ⅴ
族半导体之间通常存在较大的晶格失配，晶格失配又会导致失配应力且主要通过穿透位错进行有效释放，因此在硅上直接外延III
‑
V族半导体材料时会产生大量的穿透位错，严重影响着硅基光源的性能，尤其是极大地降低器件寿命。
[0003]在硅上异变外延GaAs基III
‑
V族半导体材料时，尽管GaAs与硅的晶格失配度4.1％也会产生面密度高达108cm
‑2以上的穿透位错。此时，如何有效阻挡穿透位错向上传播至激光器有源区就显得至关重要。
[0004]目前对于阻挡穿透位错常用的方法是引入含有晶格失配的应变结构例如，应变量子阱结构、应变量子点结构、应变量子阱与量子点混合结构。利用应变结构中产生的失配应力改变穿透位错的传播方向，以避免穿透位错传播至有源区。从而减少穿透位错传播至有源区。但是，应变结构阻挡穿透位错的效果也十分有限，且应变结构中的失配应力还可能产生额外的穿透位错。因此，即便引入应变结构，硅基III
‑
V族半导体的穿透位错密度仍高达106cm
‑2以上，这严重制约着可覆盖光通信全部波长窗口的硅基量子阱激光器的室温长时间连续激射，受此影响硅上GaAs基量子阱激光器的寿命目前也仅有几百小时。为此如何有效阻挡穿透位错传播是硅基III
‑
V族半导体光源中一直存在的难题。

技术实现思路

[0005]本专利技术提供了一种硅基III
‑
V族半导体材料的制备方法，用以解决现有硅基III
‑
V族半导体材料外延生长中穿透位错密度依然较高的问题。本专利技术相较与现有技术可显著降低硅基III
‑
V族半导体材料的穿透位错密度，有助于实现硅基III
‑
V族量子阱激光器的室温连续激射并提升其寿命。
[0006]本专利技术提供一种硅基III
‑
V族半导体材料的制备方法，该方法包括：
[0007]在硅衬底上至少两次重复生长III
‑
V族半导体基本外延结构单元，形成重复生长外延结构；
[0008]在所述重复生长外延结构上继续外延生长III
‑
V族半导体材料和/或III
‑
V族半导体器件结构；
[0009]其中，所述重复生长外延结构包括两个或两个以上的III
‑
V族半导体基本外延结构单元；所述基本外延结构单元的生长过程，包括：
[0010](1)在第一温度条件下生长低温层；
[0011](2)在第二温度条件下，在所述低温层上生长中温层，所述第二温度条件高于第一温度条件；
[0012](3)在第三温度条件下，在所述中温层上外延生长高温层，所述第三温度条件高于第二温度条件；
[0013](4)在所述高温层外延生长过程中暂停高温层外延生长，进行热循环退火，随后继续高温层外延生长。
[0014]根据本专利技术实施例提供的一种硅基III
‑
V族半导体材料的制备方法，所述重复生长外延结构是指两个基本外延结构单元或N个基本外延结构单元，其中N为大于2的整数；自下而上将重复生长外延结构中的基本外延结构单元依次标记为第一单元、第二单元，直至第N单元；
[0015]所述热循环退火使得所述III
‑
V族半导体基本外延结构单元的低温层顶部区域与低温层底部区域发生弱关联的晶化，同时使得所述III
‑
V族半导体基本外延结构单元的高温层连同中温层的顶部区域与中温层底部区域实现彼此弱关联的晶态纯化；所述顶部区域是指低温层，或中温层，或高温层的厚度2/3以上的区域；所述底部区域是指低温层，或中温层，或高温层的厚度1/3以下的区域；
[0016]其中，所述晶化是指低温层由非晶体态转变成晶态，即低温层由杂乱无序的晶格排列重塑为较为规整的晶格排列；所述弱关联的晶化是指在所述热循环退火中在低温层中顶部区域与底部区域中的晶化过程同时进行、无先后顺序，两个区域彼此的关联性降低，从而中断了穿透位错在低温层向上传播的部分途径；
[0017]所述晶态纯化是指中温层与高温层得到进一步晶化，即中温层以及高温层由较为规整的晶格排列重塑出极为规整的晶格排列；所述弱关联的晶态纯化是指在热循环退火中所述高温层连同中温层顶部区域与以及中温层与低温层的界面底部区域处的晶态纯化也是同时进行、无先后顺序，彼此的关联性降低，从而提升了高温层晶体质量。
[0018]根据本专利技术实施例提供的一种硅基III
‑
V族半导体材料的制备方法，所述硅衬底为：
[0019]无偏角的硅衬底，晶面方向为100；或者，
[0020]有偏角的硅衬底，晶面方向为100。
[0021]根据本专利技术实施例提供的一种硅基III
‑
V族半导体材料的制备方法，所述硅衬底的图形为“V”型、孔型、方形或条形。
[0022]根据本专利技术实施例提供的一种硅基III
‑
V族半导体材料的制备方法，所述第一温度条件下生长低温层的条件为：温度范围350
‑
550℃，V族源与III族源的流量比或束流比范围20
‑
1000，生长厚度范围是5
‑
50nm；
[0023]所述第二温度条件下生长中温层的条件为：温度范围550
‑
650℃，V族源与III族源的流量比或束流比范围50
‑
1000，生长厚度范围是50
‑
500nm；
[0024]所述第三温度条件下外延生长高温层的条件为：温度范围650
‑
750℃，V族与III族的流量比或束流比范围50
‑
1000，生长厚度范围是100
‑
2500nm。
[0025]根据本专利技术实施例提供的一种硅基III
‑
V族半导体材料的制备方法，所述热循环退火为原位退火，退火温度范围为300
‑
8本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种硅基III
‑
V族半导体材料的制备方法，其特征在于，包括：在硅衬底上至少两次重复生长III
‑
V族半导体基本外延结构单元，形成重复生长外延结构；在所述重复生长外延结构上继续外延生长III
‑
V族半导体材料和/或III
‑
V族半导体器件结构；其中，所述重复生长外延结构包括两个或两个以上的III
‑
V族半导体基本外延结构单元；所述基本外延结构单元的生长过程，包括：(1)在第一温度条件下生长低温层；(2)在第二温度条件下，在所述低温层上生长中温层，所述第二温度条件高于第一温度条件；(3)在第三温度条件下，在所述中温层上外延生长高温层，所述第三温度条件高于第二温度条件；(4)在所述高温层外延生长过程中暂停高温层外延生长，进行热循环退火，随后继续高温层外延生长。2.根据权利要求1所述的硅基III
‑
V族半导体材料的制备方法，其特征在于，所述重复生长外延结构是指两个基本外延结构单元或N个基本外延结构单元，其中N为大于2的整数；自下而上将重复生长外延结构中的基本外延结构单元依次标记为第一单元、第二单元，直至第N单元；所述热循环退火使得所述III
‑
V族半导体基本外延结构单元的低温层顶部区域与低温层底部区域发生弱关联的晶化，同时使得所述III
‑
V族半导体基本外延结构单元的高温层连同中温层的顶部区域与中温层底部区域实现彼此弱关联的晶态纯化；所述顶部区域是指低温层，或中温层，或高温层的厚度2/3以上的区域；所述底部区域是指低温层，或中温层，或高温层的厚度1/3以下的区域；其中，所述晶化是指低温层由非晶体态转变成晶态，即低温层由杂乱无序的晶格排列重塑为较为规整的晶格排列；所述弱关联的晶化是指在所述热循环退火中在低温层中顶部区域与底部区域中的晶化过程同时进行、无先后顺序，两个区域彼此的关联性降低，从而中断了穿透位错在低温层向上传播的部分途径；所述晶态纯化是指中温层与高温层得到进一步晶化，即中温层以及高温层由较为规整的晶格排列重塑出极为规整的晶格排列；所述弱关联的晶态纯化是指在热循环退火中所述高温层连同中温层顶部区域与以及中温层与低温层的界面底部区域处的晶态纯化也是同时进行、无先后顺序，彼此的关联性降低，从而提升了高温层晶体质量。3.根据权利要求1所述的硅基III
‑
V族半导体材料的制备方法，其特征在于，所述硅衬底为：无偏角的硅衬底，晶面方向为100；或者，有偏角的硅衬底，晶面方向为100。4.根据权利要求1所述的硅基III
‑
...

【专利技术属性】
技术研发人员：任晓敏，韦欣，王琦，王俊，刘昊，刘凯，张翼东，李健，江晨，王臻，刘倬良，杨一粟，黄永清，蔡世伟，李川川，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：