绝缘栅型半导体元件的栅极电路制造技术

本发明专利技术揭示一种绝缘栅型半导体元件的栅极电路，它包括：正负控制电源（Ｐ，Ｎ），在所述正负控制电源间串联多个半导体元件（１２、１３，１５、１６）的第１和第２半导体元件群（Ａ，Ｂ）；向所述第１和第２半导体元件群的半导体元件（１２、１３，１５、１６）提供通断控制信号的开关信号源（１７）；把该开关信号源向第１或第２半导体元件群中任一个的半导体元件（１２、１３，１５、１６）提供的通断控制信号延迟预定时间的延迟电路（１８，１９），具有可有效利用绝缘栅型半导体元件高频动作及可靠性高的优点。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及绝缘栅型半导体元件的栅极电路。具有MOS型栅极构造的绝缘栅型半导体元件，例如MOS-FET、IGBT(Insulated Gate Bipolar Transistor绝缘栅双极晶体管)、IEGT(InjectionEnhanced Gate Transistor注入增强栅晶体管)，是电压驱动型，在通断切换时，瞬间流过栅极电容的充、放电电流，而在稳态时不流过栅极电流。因此，可使栅极功率非常小且可具有MOS构造特有的高速动作，所以近年来对这种电压驱动型半导体元件进行开发，开发了高电压大电流(例如4.5KV-1000A级)的绝缘栅型半导元件，开始用于电力变换装置。绝缘栅型半导体元件，随着高电压、大电流化，集电极与发射极间、集电极与栅极间、栅极与发射极间各自的电容容量变大。附图说明图1简单表示以往驱动绝缘栅型半导体元件的栅极电路。绝缘栅型半导体元件10的控制极(栅极)G，经栅极电阻11，由半导体开关12、13提供通断控制信号。图2是用绝缘栅型半导体元件构件逆变器电路时1相(例如U相)部分的电路。图3表示由示于图1的栅极驱动电路使PWM逆变器动作时的栅极电压波形、绝缘栅型半导体元件的电压(Vce)和电流IC。在导通、截止时，因栅极、发射极间的电容特性而呈现密勒电压时间。尤其，在导通时，有越是高耐压元件，其密勒电压时间越变长的趋势。其原因在于尤其栅极、发射极间的电容容量取决于集电极、发射极间电压，因而若导通引起集电极、发射极电压降低，则栅极、发射极电容增大。所谓密勒电容意指绝缘栅型半导体元件10可从截止状态至导通状态的栅极电压(所谓门限电压)。因而，所谓密勒电压时间意指产生密勒电压的短暂时间。为了使PWM逆变器中负荷电流更接近于正弦波，希望其切换频率高，但因上述密勒时间产生最小导通时间和空载时间的制约，限制了上限频率。为了缩短密勒时间虽可减小栅极电阻，但由于绝缘栅型半导体元件的开关特性也变得迅速，存在因导通时急剧的电流升高(di/dt)及截止时急剧的电压上升(dv/dt)而损坏元件的情况。如图3所示，在导通、截止时，图2的上下臂(U、V)的栅极信号设置空载时间T0，防止上下短路。但是，若相对臂的绝缘栅型半导体元件导通，则由于各端子间电容容量分担，已确认会出现因电流突变(di/dt)及电压突变(dv/dt)而使栅极、发射极电压向正方向隆起的现象(图3的A部分)。为防止这种现象，虽然在栅极、发射级间设置电容器是有效的，但一旦设置电容器，因绝缘栅型半导体元件的开关时间延迟，会产生使开关损失增大的问题。希望缩短高电压、大电流的绝缘栅型半导体元件的密勒时间从而缩短PWM逆变器的空载时间，并且不在栅极、发射极间设置电容器而解决臂对的绝缘栅型半导体元件导通时因dv/dt而产生的栅极、发射极电压向正方向隆起的现象。本专利技术鉴于上述问题而提出，其目的在于提供一种可有效利用绝缘栅型半导体元件的高频动作、稳定驱动逆变器等电力变换装置的可靠性高的栅极驱动方式。为了达到上述目的，本专利技术其构成是设置多个P沟道半导体元件和N沟道半导体元件串联(推挽输出连接)的半导体元件群，各半导体元件群的阴极端子连接正负控制电源，第1半导体元件群的连接点经电阻连接绝缘栅型半导体元件的栅极，第2半导体元件群的连接中点不经栅极电阻直接连接绝缘栅型半导体元件栅极，第2半导体元件群的各控制极信号经延迟电路提供，该延迟电路把开关信号源的通断控制信号延迟预定时间。再者，本专利技术其构成使，第1半导体元件群的连接点电位为正时，在预定延迟时间后，向第2半导体元件群的正侧半导体元件的控制极提供控制信号；在该连接点电位为负时，在预定延迟时间后，向负侧半导体元件的控制极提供控制信号。通过下文参照附图所作的详细叙述后，将会更好地理解本专利技术及其具有的许多优点。图1是以往绝缘栅型半导体元件的栅极电路构成图。图2是通常逆变器电路1相部分的电路构成图。图3是用示于图1的栅极电路驱动示于图2的逆变器电路时的动作定时图。图4是本专利技术第1实施例的构成图。图5是示于图4的第1实施例的动作定时图。图6是本专利技术第2实施例的构成图。图7是本专利技术第3实施例的构成图。图8是本专利技术第6实施例的构成图。图9是本专利技术第7实施例的构成图。图10是本专利技术第8实施例的构成图。图11是本专利技术第9实施例的构成图。图12是本专利技术第10实施例的构成图。现在参照附图(其中相同标号表示几幅图中相同或相应部分)，尤其参照图4，叙述本专利技术的一个实施例。如图4所示，本实施例的构成包括绝缘栅型半导体元件10、栅极电阻11、由串联连接NPN型和PNP型半导体元件的半导体元件12，13组成的第1半导体元件群A、连接第1串联半导体元件群各栅极的电阻14、与第1串联半导体元件群同样构成且由串联连接NPN型和PNP型半导体元件的半导体元件15和16组成的第2半导体元件群B、把开关控制源17的信号延迟预定时间的延迟电路18，19及正负控制电源P，N。可采用绝缘栅型半导体元件的MOS-FET、IGBT、IEGT等作为半导体元件12、13、15、16。下面，采用图5，对本实施例的作用加以说明。图5表示示于图4的本实施例的动作定时图。如图5所示，一旦时刻to从开关控制源17，向半导体元件12提供导通信号，则经栅极电阻11，使绝缘栅型半导体元件10在时刻t1导通，集电极、发射极间电压(Vce)降低，其间流过电流(IC)，但绝缘栅型半导体元件10的栅极电压(Vge)如图5虚线所示，密勒电压电平继续存在至栅极、发射极间电容充电结束。该时间(t6-t1)还取决于栅极电阻11的阻值，为20～30μs。一旦在延迟电路18设定的(例如10μs(＝t2-t1))时间后的时刻t2，使第2半导体元件群B的开关元件15导通，则立即向栅极、发射极间电容充电，Vge上升至正控制电源P电平，绝缘栅型半导体元件10成为稳定导通状态。若在时刻t3，从开关控制源17向开关半导体元件12、15提供截止信号，向开关半导体元件13提供导通信号，则向绝缘栅型半导体元件10的栅极、发射极间充电的电荷经栅极电阻11开始放电，降低到密勒电压并在时刻t4放完电后，集电极、发射极间电压(Vce)上升，电流阻断，截止完成。若在延迟电路19设定的时间后的时刻t5(大于绝缘栅型半导体元件10的截止时间)，使第2半导体元件群B的开关元件16导通，则栅极、发射极间电压为负的控制电源N的电平，在无阻抗的情况下，固定于负的控制电源，成为稳定状态。由于在无阻抗情况下固定于负的控制电压，即使在示于图11的电路臂对导通时，因dv/dt要使栅极、发射极电压Vge上升，但dv/dt产生的偏移电流流入负控制电源，因而该电压不含上升而是稳定的。(第2实施例)接着，参照图6说明本专利技术的第2实施例。如图6所示，本实施例由电阻20、电容器21和二极管22构成，将开关信号源17的信号延迟预定时间，使第2半导体元件群B的半导体元件15导通。用电阻20充电电容器21的时间常数，可调整延迟时间，用二极管22进行复原，使电容器21放电无延迟。(第3实施例)接着，参照图7说明本专利技术的第3实施例。又，图7中，与示于图4相同的标号，表示相同部件，故省略说明。如图7所示，相对于图4，在第1半导体元件群A的半导体元件12、13的阳本文档来自技高网...

【技术保护点】
一种向绝缘栅型半导体元件的栅极提供正负电压以控制其通断的绝缘栅型半导体元件的栅极电路，它包括：正负控制电源；在所述正负控制电源间串联多个半导体元件的第１及第２半导体元件群；向所述第１及第２半导体元件群的半导体元件提供通断控制信号的开关信号源；把由所述开关信号源向第１或第２半导体元件群中任一个的半导体元件提供的通断控制信号延迟预定时间的延迟电路；其特征在于，所述第１半导体元件群的中点连接所述绝缘栅型半导体元件的栅极；所述第１半导体元件群的各阳极端子连接所述正负控制电源；所述第２半导体元件群的连接点连接所述绝缘栅型半导体元件的栅极端子。

【技术特征摘要】
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【专利技术属性】
技术研发人员：市川耕作，
申请(专利权)人：东芝株式会社，
类型：发明
国别省市：JP[日本]