减少延迟单元的DDRDFE接收电路结构制造技术

本发明专利技术公开了一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明专利技术有效减少延迟单元的数量和面积，实现节省成本的目的。成本的目的。成本的目的。

【技术实现步骤摘要】
减少延迟单元的DDR DFE接收电路结构


[0001]本专利技术涉及DDR
，尤其涉及DDR DFE接收电路结构。

技术介绍

[0002]随着速度的越来越高，现有DDR 尤其DDR5等电路中需要增加判决反馈均衡（DFE）结构，受限于本身的工作速度，DFE通常需要把进来的数据DQ分作奇偶两路【图1中DFE灵敏放大器（DFE sense latch high） 和DFE灵敏放大器（DFE sense latch low）】来分别处理。此处即需要每路各有一个延迟单元（256 step delay line ）1、2来调整DQS 和DQ的时序关系。另一方面，DDR本身的特点，需要差分单元（DIO）过来的时钟信号DQS来对数据DQ采样，产生数据e1p 和o1p，之后又需要把此时钟域的信号e1p和o1p转换为内部时钟（phy_clk）域的信号，方便中央处理器（cpu）等直接处理，此处又需要两个延迟单元3、4对e1p/o1p 采样，经进一步由时钟分频触发器（DFF_CLKDIV）降速后由触发器（DFF）9/7/6/8 产生并行的四路数据。
[0003]即需要两个延迟单元来处理数据DQ与DQS的时序关系，还需要两个延迟单元（delay line ）把此数据处理成内部时钟（phy_clk）的信号，四个延迟单元占据了巨大面积。

技术实现思路

[0004]本专利技术的目的在于提供减少延迟单元的DDR DFE接收电路结构，有效减少延迟单元的数量和面积，实现节省成本的目的。
[0005]实现上述目的的技术方案是： 一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，其中，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。
[0006]优选的，所述触发电路包括：时钟分频触发器以及第一至第九触发器，所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；所述第七触发器连接所述第三触发器和第五触发器的相接端；所述第六触发器连接所述第二触发器和第四触发器的相接端；所述第一延迟单元连接所述第一触发器；所述第二延迟单元连接所述第二触发器、第三触发器、第四触发器、第五触发器和
时钟分频触发器；所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触发器。
[0007]一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、反相器和触发电路，其中，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第一延迟单元通过所述反相器连接所述第二DFE灵敏放大器；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路分别连接所述第一延迟单元和所述反相器。
[0008]优选的，所述触发电路包括：时钟分频触发器以及第一至第九触发器，所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；所述第七触发器连接所述第三触发器和第五触发器的相接端；所述第六触发器连接所述第二触发器和第四触发器的相接端；所述第一延迟单元连接所述第一触发器；所述反相器连接所述第二触发器、第三触发器、第四触发器、第五触发器和时钟分频触发器；所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触发器。
[0009]本专利技术的有益效果是：本专利技术直接用内部时钟（phy_clk）代替数据采样时钟（DQS）来对数据采样，采用固定四相位采样，采用反相器等措施减少延迟单元数量，面积大大减小，节省成本。
附图说明
[0010]图1是现有技术中DDR DFE接收电路结构示意图；图2是本专利技术的减少延迟单元的DDR DFE接收电路结构一实施例的结构图；图3是本专利技术的减少延迟单元的DDR DFE接收电路结构另一实施例的结构图；图4是本专利技术中内部时钟与DFE_CLKDIV 产生的多相位分频时钟与 DFF6，7，8，9 的相位时序关系。
具体实施方式
[0011]下面将结合附图对本专利技术作进一步说明。
[0012]实施例一如图2所示，本专利技术的减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，其中，差分信号单元输出内部时钟。第一DFE灵敏放大器通过第一延迟单元接收内部时钟；第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟。
[0013]第一DFE灵敏放大器和第二DFE灵敏放大器根据外来数据DQ分别产生时钟域信号elp和olp，并连接触发电路；其中，外来数据DQ经DFE增益调节及加法器模块处理后同时送至第一DFE灵敏放大器和第二DFE灵敏放大器，在DFE增益调节环节，外来数据DQ电平及幅值会被调节至合适和水平，以便信号经加法器后方便的被第一、二DFE灵敏放大器接收。其中的加法器即：把外来数据与DFE中DFF1，2，3，4 各级反馈信号相加的单元。
[0014]触发电路通过第一延迟单元和第二延迟单元接收内部时钟。
[0015]触发电路包括：时钟分频触发器DFF_CLKDIV以及第一至第九触发器DFF1
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DFF9，第一DFE灵敏放大器、第一触发器DFF1、第三触发器DFF3、第五触发器DFF5和第九触发器DFF9依次串接。第二DFE灵敏放大器、第二触发器DFF2、第四触发器DFF4和第八触发器DFF8依次串接。第七触发器DFF7连接第三触发器DFF3和第五触发器DFF5的相接端。第六触发器DFF6连接第二触发器DFF2和第四触发器DFF4的相接端。第一延迟单元连接第一触发器DFF1；第二延迟单元连接第二触发器DFF2、第三触发器DFF3、第四触发器DFF4、第五触发器DFF5和时钟分频触发器DFF_CLKDIV。
[0016]时钟分频触发器DFF_CLKDIV连接第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9。
[0017]本专利技术在原有的基础上把第一级的采样时钟DQS换为内部时钟（phy_clk）,便可省去图1中处理DQS与phy_clk 时钟域时序关系的延迟单元3，延迟单元4。同时DFF1/DFF2 由原来上升沿采样变为下降沿采样，给e1p/o1p 信号留出足够的稳定和建立时间，取代延迟单元3、4 的时延。
[0018]实施例二如图3所示，一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减少延迟单元的DDR DFE接收电路结构，其特征在于，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，其中，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。2.根据权利要求1所述的减少延迟单元的DDR DFE接收电路结构，其特征在于，所述触发电路包括：时钟分频触发器以及第一至第九触发器，所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；第七触发器连接所述第三触发器和第五触发器的相接端；第六触发器连接所述第二触发器和第四触发器的相接端；所述第一延迟单元连接所述第一触发器；所述第二延迟单元连接所述第二触发器、第三触发器、第四触发器、第五触发器和时钟分频触发器；所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触...

【专利技术属性】
技术研发人员：孔亮，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：发明
国别省市：