一种具有高电源噪声抑制比的锁相环电路制造技术

本实用新型专利技术公开了一种具有高电源噪声抑制比的锁相环电路，包括：鉴频鉴相器、电荷泵、环路滤波器和分频器，还包括：自校准频率电路和电源噪声抑制压控振荡器，所述鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵的输出端连接所述环路滤波器的输入端和所述电源噪声抑制压控振荡器的第一输入端；所述电源噪声抑制压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟。本实用新型专利技术解决现有抑制电源噪声技术中过多消耗面积功耗和调谐范围较窄的问题。

【技术实现步骤摘要】
一种具有高电源噪声抑制比的锁相环电路
本技术涉及锁相环电路。
技术介绍
锁相环技术已经被广泛应用在通信领域和几乎所有数字系统中来产生时钟。随着工艺技术提升和电源电压下降，对锁相环的设计也越来越严苛，主要包括低抖动输出,占用面积小，调谐范围宽以及对电源噪声要有高抑制能力以便用于超大规模集成电路系统中。如图2所示，传统的锁相环电路主要由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和分频器(Divider)构成。具体工作原理是鉴频鉴相器可以甄别输入基准时钟(REFCLK)和反馈时钟(FBCLK)之间的频率和相位差值。通过电荷泵可以把该差值转化成充放电电流,随后经过环路滤波器输出压控振荡器的电压控制信号VCTRL，压控振荡器根据输入电压信号产生基于环路参数的时钟信号CKOUT。在具有大规模数字电路的芯片内,为了实现在糟糕的电源噪声情况下更小的输出抖动(Jitter)特性，往往采用两种方法来设计锁相环电路。第一种是采用具有低抖动输出的LC振荡器，但是基于LC架构的VCO需要消耗大量的面积和功耗。另外一种本文档来自技高网...

【技术保护点】
1.一种具有高电源噪声抑制比的锁相环电路，包括：鉴频鉴相器、电荷泵、环路滤波器和分频器，其特征在于，还包括：自校准频率电路和电源噪声抑制压控振荡器，/n所述鉴频鉴相器的输出端连接所述电荷泵的输入端；/n所述电荷泵的输出端连接所述环路滤波器的输入端和所述电源噪声抑制压控振荡器的第一输入端；/n所述电源噪声抑制压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；/n所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟；/n所述自校准频率电路的两个输入端分别接收反馈时钟和基准时钟，输出端连接所述电源噪声抑制压控振荡器的第二输入端。/n

【技术特征摘要】
1.一种具有高电源噪声抑制比的锁相环电路，包括：鉴频鉴相器、电荷泵、环路滤波器和分频器，其特征在于，还包括：自校准频率电路和电源噪声抑制压控振荡器，
所述鉴频鉴相器的输出端连接所述电荷泵的输入端；
所述电荷泵的输出端连接所述环路滤波器的输入端和所述电源噪声抑制压控振荡器的第一输入端；
所述电源噪声抑制压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；
所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟；
所述自校准频率电路的两个输入端分别接收反馈时钟和基准时钟，输出端连接所述电源噪声抑制压控振荡器的第二输入端。


2.根据权利要求1所述的具有高电源噪声抑制比的锁相环电路，其特征在于，所述自校准频率电路包括：频率检测器和状态机控制单元，
所述频率检测器的两个输入端分别接收反馈时钟和基准时钟，输出端连接所述状态机控制单元的输入端，所述状态机控制单元的输出端连接所述电源噪声抑制压控振荡器的第二输入端。


3.根据权利要求1所述...

【专利技术属性】
技术研发人员：张晓敏，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：新型
国别省市：江苏;32