【技术实现步骤摘要】
本专利技术涉及通信接口相关，更具体地说，它涉及高速源同步主机接口采样的方法。
技术介绍
1、源同步接口(source synchronous interface)是芯片间进行数据传输的一种常用接口；将主机芯片a从发送时钟到接收到rx的延迟时间定义为“往返延迟”；由于主机芯片a采样寄存器dff需要建立时间tsetup和保持时间thold，有效的数据眼图的时间长度teye相较于标称的数据眼图大小时钟周期tsymbol有所减少，即teye＝tsymbol-(tsetup+thold)。由于“往返延迟”的不确定性，因此有效的数据眼图的时间长度teye在一个tsymbol的时间里面可以是任意位置。
2、现有技术中采用n倍频进行过采样，等同于将tsymbol进行n等分。因此随着发送端ck频率的提高，需要的n倍频时钟的频率就非常高，从而存在代价高昂，且不能保证采样点处于有效的数据眼图的时间长度teye的中点位置的问题。
技术实现思路
1、针对现有技术存在的不足，本专利技术的目的在于提供高速源同步主机接口采样的方法，旨在解决上述技术问题。
2、为实现上述目的，本专利技术提供了如下技术方案：一种高速源同步主机接口采样的方法，所述高速源同步主机接口采样的方法包括以下步骤：
3、将单向源同步主机的内部时钟clk通过时钟反馈回路的延迟送入采样寄存器的时钟端口；时钟反馈回路由数字控制延迟线dcdl构成；
4、将采样时钟经过tshift的延迟移动到有效数据眼图的
5、通过数字控制延迟线dcdl补偿往返延迟。
6、作为本专利技术进一步的方案：数字控制延迟线dcdl用于补偿整个往返延迟。
7、作为本专利技术进一步的方案：所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器io反馈回路，所述时钟收发器io反馈回路用于对往返延迟中的ck io输出延迟和rxio输入延迟进行补偿。
8、作为本专利技术进一步的方案：所述时钟收发器io反馈回路的构造方法包括以下步骤：
9、增加ck输入io；
10、在封装或者板级，将ck输入io与ck输出io相连。
11、作为本专利技术进一步的方案：所述高速源同步主机接口采样的方法还包括以下步骤：
12、将单向源同步主机的内部时钟clk依次经过ck输出io和ck输入io后，再反馈回主机的逻辑内部；
13、连接到数字控制延迟线dcdl，经过数字控制延迟线dcdl的延迟后，送入采样寄存器的时钟端口；
14、将采样时钟经过tshift的延迟移动到有效数据眼图的中央对rx进行采样；
15、数字控制延迟线dcdl补偿的往返延迟不包括ck io输出延迟和rx io输入延迟。
16、作为本专利技术进一步的方案：所述时钟收发器io反馈回路的构造方法包括以下步骤：
17、将ck io采用双向io。
18、作为本专利技术进一步的方案：所述高速源同步主机接口采样的方法还包括以下步骤：
19、将单向源同步主机的内部时钟clk经过双向时钟收发器io后，反馈至主机芯片a的内部逻辑；
20、连接到数字控制延迟线dcdl，经过数字控制延迟线dcdl的延迟后，送入采样寄存器的时钟端口；
21、将采样时钟经过tshift的延迟移动到有效数据眼图的中央对rx进行采样；
22、数字控制延迟线dcdl补偿的往返延迟不用包括ck io输出延迟和rx io输入延迟。
23、作为本专利技术进一步的方案：所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟ds的双向源同步系统中。
24、作为本专利技术进一步的方案：当所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟ds的双向源同步系统中时，通过多路选择器，来选择反馈的时钟或者回传时钟ds，经过数字控制延迟线dcdl的延迟后，将采样时钟移到输入数据的有效数据眼图的中央进行采样。
25、与现有技术相比，本专利技术具备以下有益效果：
26、本专利技术不需要n倍频时钟，仅在主机芯片a发送端的同一个频率下进行采样，只使用同频时钟进行延迟或者反馈延迟，具体的通过数字控制延迟线dcdl补偿整个往返延迟，或者通过数字控制延迟线dcdl和时钟收发器io反馈回路的共同补偿整个往返延迟；且采样时钟仍处于有效数据眼图的时间长度teye的中点位置，从而可以在现有条件下，对主机芯片a数据接收端接收到的数据进行最佳采样，从而不需要另外一个n(n>＝2)倍频时钟，避免使用一个更高频的时钟，进而在现有条件下，提高源同步系统的数据速率。解决了现有技术中采用n倍频进行过采样，因此随着发送端ck频率的提高，需要的n倍频时钟的频率就非常高，从而存在代价高昂，且不能保证采样点处于有效的数据眼图的时间长度teye的中点位置的问题。
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1.一种高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法包括以下步骤：
2.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，数字控制延迟线DCDL用于补偿整个往返延迟。
3.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器IO反馈回路，所述时钟收发器IO反馈回路用于对往返延迟中的CKIO输出延迟和RXIO输入延迟进行补偿。
4.根据权利要求3所述的高速源同步主机接口采样的方法，其特征在于，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
5.根据权利要求4所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法还包括以下步骤：
6.根据权利要求3所述的高速源同步主机接口采样的方法，其特征在于，所述时钟收发器IO反馈回路的构造方法包括以下步骤：
7.根据权利要求6所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法还包括以下步骤：
8.根据权
9.根据权利要求8所述的高速源同步主机接口采样的方法，其特征在于，当所述高速源同步主机接口采样的方法应用于包含单向源同步方式和有回传时钟DS的双向源同步系统中时，通过多路选择器，来选择反馈的时钟或者回传时钟DS，经过数字控制延迟线DCDL的延迟后，将采样时钟移到输入数据的有效数据眼图的中央进行采样。
...【技术特征摘要】
1.一种高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法包括以下步骤：
2.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，数字控制延迟线dcdl用于补偿整个往返延迟。
3.根据权利要求1所述的高速源同步主机接口采样的方法，其特征在于，所述时钟反馈回路除了数字控制延迟线，还包括时钟收发器io反馈回路，所述时钟收发器io反馈回路用于对往返延迟中的ckio输出延迟和rxio输入延迟进行补偿。
4.根据权利要求3所述的高速源同步主机接口采样的方法，其特征在于，所述时钟收发器io反馈回路的构造方法包括以下步骤：
5.根据权利要求4所述的高速源同步主机接口采样的方法，其特征在于，所述高速源同步主机接口采样的方法还包括以下步骤：
6.根据...
【专利技术属性】
技术研发人员：胡红明，周玉镇，庄志青，张希鹏，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：发明
国别省市：
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