一种可抵御多种故障注入的全数字传感器制造技术

本发明专利技术公开了一种可抵御多种故障注入的全数字传感器，属于传感器技术领域，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线；本发明专利技术采用标准单元设计一个可扩展的全数字传感器，可抵御施加时钟毛刺、提高时钟频率、施加电压毛刺、降低供电电压、加热、电磁干扰、激光注入这些攻击手段，具有面积小，应用广等特性。应用广等特性。应用广等特性。

【技术实现步骤摘要】
一种可抵御多种故障注入的全数字传感器


[0001]本专利技术涉及传感器
，具体是一种可抵御多种故障注入的全数字传感器。

技术介绍

[0002]在信息安全领域，故障注入是一种常用的攻击手段。攻击者通过对芯片施加时钟毛刺、提高时钟频率、施加电压毛刺、降低供电电压、加热、电磁干扰、激光注入等物理手段导致关键路径失效，从而导致信息泄露。为了抵御这种攻击，芯片内部需要内置各种传感器来侦测这种攻击，模拟传感器的局限在于，只能侦测其中一种或少数几种攻击方式。

技术实现思路

[0003]本专利技术的目的在于提供一种可抵御多种故障注入的全数字传感器，以解决上述
技术介绍
中提出的问题。
[0004]为实现上述目的，本专利技术提供如下技术方案：一种可抵御多种故障注入的全数字传感器，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线。
[0005]作为本专利技术的进一步技术方案：所述延迟单元为可编程延时单元。
[0006]作为本专利技术的进一步技术方案：所述延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。
[0007]作为本专利技术的进一步技术方案：所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。
[0008]作为本专利技术的进一步技术方案：当延迟单元为长延时线的第一级时，信号IN为时钟信号clock，信号out连接短延迟线的输入端并输出延迟输出时钟C到D触发器，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；当延迟单元为长延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
[0009]作为本专利技术的进一步技术方案：当延迟单元为短延时线的第一级时，信号IN为长延时线输出信号，信号out输出时钟信号D到D触发器，信号ret为后一级延迟单元中异或门
U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；当延迟单元为短延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；当延迟单元为短延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
[0010]一种全数字传感器抵御多种故障注入的方法，采用上述全数字传感器，具体方法如下：首先将时钟信号clock送入延迟线，通过对信号TR[n
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1:0]进行编程，产生一个可编程延迟输出时钟C，延迟输出时钟C再送入短延迟线产生延迟时钟D，需要延迟输出时钟C的延迟大于芯片中最长路径的延迟A，而延迟时钟D的延迟小于时钟信号clock的时钟周期B，延迟输出时钟C和延迟时钟D对时钟信号clock进行采样，根据采样结果判断是否受到攻击。
[0011]与现有技术相比，本专利技术的有益效果是：本专利技术采用标准单元设计一个可扩展的全数字传感器，可抵御施加时钟毛刺、提高时钟频率、施加电压毛刺、降低供电电压、加热、电磁干扰、激光注入这些攻击手段，具有面积小，应用广等特性。
附图说明
[0012]图1是延迟单元的结构示意图；图2是本专利技术系统的整体结构示意图。
[0013]图3为时钟信号的波形图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]实施例1，请参阅图1
‑
3，一种可抵御多种故障注入的全数字传感器，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线。
[0016]其中，延迟单元为可编程延时单元。
[0017]如图1所示，延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。
[0018]如图2所示，当延迟单元为长延时线的第一级时，信号IN为时钟信号clock，信号out连接短延迟线的输入端并输出延迟输出时钟C到D触发器，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的
输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；当延迟单元为长延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
[0019]当延迟单元为短延时线的第一级时，信号IN为长延时线输出信号，信号out输出时钟信号D到D触发器，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；当延迟单元为短延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；当延迟单元为短延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可抵御多种故障注入的全数字传感器，其特征在于，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线。2.根据权利要求1所述的一种可抵御多种故障注入的全数字传感器，其特征在于，所述延迟单元为可编程延时单元。3.根据权利要求2所述的一种可抵御多种故障注入的全数字传感器，其特征在于，所述延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。4.根据权利要求3所述的一种可抵御多种故障注入的全数字传感器，其特征在于，所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。5.根据权利要求4所述的一种可抵御多种故障注入的全数字传感器，其特征在于，当延迟单元为长延时线的第一级时，信号IN为时钟信号clock，信号out连接短延迟线的输入端并输出延迟输出时钟C到D触发器，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；当延...

【专利技术属性】
技术研发人员：刘亚东，庄志青，胡红明，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：发明
国别省市：