一种保证相位插值器工作在宽频率范围的三角波产生电路制造技术

本发明专利技术公开了一种保证相位插值器工作在宽频率范围的三角波产生电路，属于数字时钟技术领域，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，本发明专利技术能够保证相位插值器在宽频率范围（600MHz～16GHz）具有较好的线性度，从而可以保证1.2Gbps～32Gbps数据率下芯片传输误码率低；使得单个相位插值器在宽频率范围具有较好的线性度，尽可能的减小系统复杂度和芯片面积。积。积。

【技术实现步骤摘要】
一种保证相位插值器工作在宽频率范围的三角波产生电路


[0001]本专利技术涉及数字时钟
，具体是一种保证相位插值器工作在宽频率范围的三角波产生电路。

技术介绍

[0002]在高速接口设计中，数据时钟恢复电路是一个常用模块，数据时钟恢复电路需要相位插值器产生等间隔延时的时钟信号。为了保证一款芯片满足不同的数据率传输要求，需要数据时钟恢复电路工作在不同频率下，其中的难点就是相位插值器需要在不同频率下保持较好的线性度，一种做法是需要相位插值器优先保证高频的线性度，牺牲低频的线性度，这样低频数据率传输时误码率较高，另一种做法是采用工作在不同频率下的多个相位插值器来实现，这样需要较多的面积，同时系统复杂度也很高。

技术实现思路

[0003]本专利技术的目的在于提供一种保证相位插值器工作在宽频率范围的三角波产生电路，以解决上述
技术介绍
中提出的问题。
[0004]为实现上述目的，本专利技术提供如下技术方案：一种保证相位插值器工作在宽频率范围的三角波产生电路，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，所述MOS管Q1的源极连接电源端，MOS管Q1的漏极连接MOS管Q1的栅极、电流源I、MOS管Q2的源极、MOS管Q3的漏极、MOS管Q6的源极、MOS管Q7的漏极、MOS管Q10的源极和MOS管Q11的漏极，MOS管Q2的漏极连接MOS管Q3的源极、MOS管Q4的漏极和MOS管Q5的栅极，MOS管Q4的源极连接电源端，MOS管Q5的源极连接电源端，MOS管Q6的漏极连接MOS管Q7的源极、MOS管Q8的漏极和MOS管Q9的栅极，MOS管Q8的源极连接电源端，MOS管Q9的源极连接电源端，MOS管Q10的漏极连接MOS管Q11的源极、MOS管Q12的漏极和MOS管Q13的栅极，MOS管Q12的源极连接电源端，MOS管Q13的源极连接电源端，MOS管Q2的栅极连接电流配置子信号CFG_I_N<0>，MOS管Q3的栅极连接MOS管Q4的栅极和电流配置子信号CFG_I_P<0>，MOS管Q6的栅极连接电流配置子信号CFG_I_N<1>，MOS管Q7的栅极连接MOS管Q8的栅极和电流配置子信号CFG_I_P<1>，MOS管Q10的栅极连接电流配置子信号CFG_I_N<2>，MOS管Q11的栅极连接MOS管Q12的栅极和电流配置子信号CFG_I_P<2>，MOS管Q5的漏极连接MOS管Q9的漏极、MOS管Q13的漏极、MOS管Q14的栅极、MOS管Q14的漏极和MOS管Q18的栅极，MOS管Q14的源极接地，MOS管Q18的源极接地，MOS管Q18的漏极连接MOS管Q16的源极和MOS管Q20的源极，MOS管Q16的漏极连接电阻R1、电容CAP1、MOS管Q17的漏极和输出端Vout
‑
，MOS管Q20的漏极连接电阻R2、电容CAP2、MOS管Q19的漏极和输出端Vout+，电容CAP1的另一端连接MOS管Q15的漏极，MOS管Q15的源极接地，MOS管Q15的栅极连接电容配置子信号CFG_CAP，电容CAP2的另一端连接MOS管Q21的漏极，MOS管Q21的源极接地，MOS管Q21的栅极连接电容配置子信号CFG_CAP，电阻R1的另一端连接电阻R2的另一端和放大器amp的输入端+，放大器amp的输入端
‑
连接电阻R3和电阻R4，电阻R4的另一端通过电阻R5接
地，放大器amp的输出端连接MOS管Q17的栅极和MOS管Q19的栅极，MOS管Q17的源极连接电源端，MOS管Q19的源极连接电源端。
[0005]作为本专利技术的进一步技术方案：所述电阻R3、电阻R4和电阻R5组成电压基准电路。
[0006]作为本专利技术的进一步技术方案：所述MOS管Q2、MOS管Q3、MOS管Q4和MOS管Q5组成第一级电路。
[0007]作为本专利技术的进一步技术方案：所述MOS管Q6、MOS管Q7、MOS管Q8和MOS管Q9组成第二级电路。
[0008]作为本专利技术的进一步技术方案：所述MOS管Q10、MOS管Q11、MOS管Q12和MOS管Q13组成第三级电路。
[0009]作为本专利技术的进一步技术方案：所述MOS管Q16、MOS管Q17、MOS管Q18和MOS管Q20组成共模反馈电路。
[0010]作为本专利技术的进一步技术方案：所述电流配置子信号CFG_I_P<0>、电流配置子信号CFG_I_N<0>、电流配置子信号CFG_I_P<1>、电流配置子信号CFG_I_N<1>、电流配置子信号CFG_I_P<2>和电流配置子信号CFG_I_N<2>根据电路需要的电流精度和范围进行增减。
[0011]作为本专利技术的进一步技术方案：所述电容配置子信号CFG_CAP用于确定电容是否接入电路中成为输出的负载。
[0012]作为本专利技术的进一步技术方案：所述MOS管Q1、MOS管Q2、MOS管Q4、MOS管Q5、MOS管Q6、MOS管Q8、MOS管Q9、MOS管Q10、MOS管Q12、MOS管Q13、MOS管Q17和MOS管Q19均为P
‑
MOS管。
[0013]作为本专利技术的进一步技术方案：所述MOS管Q3、MOS管Q7、MOS管Q11、MOS管Q14、MOS管Q15、MOS管Q16、MOS管Q18、MOS管Q20和MOS管Q21均为N
‑
MOS管。
[0014]与现有技术相比，本专利技术的有益效果是：本专利技术的一种三角波产生电路，保证单个相位插值器在宽频率范围（600MHz～16GHz）具有较好的线性度，从而可以保证1.2Gbps～32Gbps数据率下芯片传输误码率低，同时减小系统复杂度和芯片面积。
附图说明
[0015]图1是三角波产生电路的接入方法示意图。
[0016]图2是三角波产生电路图。
[0017]图3为600MHz相位插值器微分线性误差后仿真结果（
‑
0.39LSB~0.38LSB）示意图。
[0018]图4为8GHz相位插值器微分线性误差后仿真结果（
‑
0.26LSB~0.39LSB）示意图。
[0019]图5为16GHz相位插值器微分线性误差后仿真结果（
‑
0.2LSB~0.24LSB）示意图。
具体实施方式
[0020]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种保证相位插值器工作在宽频率范围的三角波产生电路，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，其特征在于，所述MOS管Q1的源极连接电源端，MOS管Q1的漏极连接MOS管Q1的栅极、电流源I、MOS管Q2的源极、MOS管Q3的漏极、MOS管Q6的源极、MOS管Q7的漏极、MOS管Q10的源极和MOS管Q11的漏极，MOS管Q2的漏极连接MOS管Q3的源极、MOS管Q4的漏极和MOS管Q5的栅极，MOS管Q4的源极连接电源端，MOS管Q5的源极连接电源端，MOS管Q6的漏极连接MOS管Q7的源极、MOS管Q8的漏极和MOS管Q9的栅极，MOS管Q8的源极连接电源端，MOS管Q9的源极连接电源端，MOS管Q10的漏极连接MOS管Q11的源极、MOS管Q12的漏极和MOS管Q13的栅极，MOS管Q12的源极连接电源端，MOS管Q13的源极连接电源端，MOS管Q2的栅极连接电流配置子信号CFG_I_N<0>，MOS管Q3的栅极连接MOS管Q4的栅极和电流配置子信号CFG_I_P<0>，MOS管Q6的栅极连接电流配置子信号CFG_I_N<1>，MOS管Q7的栅极连接MOS管Q8的栅极和电流配置子信号CFG_I_P<1>，MOS管Q10的栅极连接电流配置子信号CFG_I_N<2>，MOS管Q11的栅极连接MOS管Q12的栅极和电流配置子信号CFG_I_P<2>，MOS管Q5的漏极连接MOS管Q9的漏极、MOS管Q13的漏极、MOS管Q14的栅极、MOS管Q14的漏极和MOS管Q18的栅极，MOS管Q14的源极接地，MOS管Q18的源极接地，MOS管Q18的漏极连接MOS管Q16的源极和MOS管Q20的源极，MOS管Q16的漏极连接电阻R1、电容CAP1、MOS管Q17的漏极和输出端Vout
‑
，MOS管Q20的漏极连接电阻R2、电容CAP2、MOS管Q19的漏极和输出端Vout+，电容CAP1的另一端连接MOS管Q15的漏极，MOS管Q15的源极接地，MOS管Q15的栅极连接电容配置子信号CFG_CAP，电容CAP2的另一端连接MOS管Q21的漏极，MOS管Q21的源极接地，MOS管Q21的栅极连接电容配置子信号CFG_CAP，电阻R1的另一端连接电阻R2的另一端和放大器amp的输入端+，放大器amp的输入端
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连接电阻R3和电阻R4，电阻R...

【专利技术属性】
技术研发人员：李伟伟，周玉镇，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：发明
国别省市：