延迟锁定回路电路制造技术

本发明专利技术公开了延迟锁定回路电路，包含一延迟电路，一第一相位检测器，一第二相位检测器以及一计数控制电路，延迟电路用以延迟一参考时钟信号以输出一延迟时钟信号；第一相位检测器用以产生一相位差信号；第二相位检测器用以产生一判断信号；计数控制电路依据相位差信号以及判断信号以产生一控制延迟信号，其中延迟电路依据控制延迟信号以输出延迟时钟信号，其中计数控制电路依据相位差信号以及判断信号以切换具有一第一更新频率的一第一模式以及具有一第二更新频率的一第二模式，且第一更新频率低于第二更新频率。频率低于第二更新频率。频率低于第二更新频率。

【技术实现步骤摘要】
延迟锁定回路电路


[0001]本专利技术属于延迟锁定回路(delay
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locked loop，DLL)领域，具体涉及一种具有多个模式的延迟锁定回路电路。

技术介绍

[0002]依据目前动态随机存取内存(Dynamic Random Access Memory，DRAM)的相关规格，DRAM产品中(尤其是第四代双倍数据传输率(Double
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Data
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Rate Fourth Generation，DDR4)的内存)更需要好的电压功率稳定性，对于愈来愈快的传输速度，即使是微小的功率变化也会导致输出数据抖动(jittering)且使输出数据的眼图(eye diagram)变差，当输出数据的眼图显示太差时，系统则无法读出正确的数据，使得系统失效。因此，对于高传输速度的领域，延迟锁定回路(Delay
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locked loop，DLL)电路需要改良以使抖动更少。要减少读取数据期间的抖动，实际上不同的命令序列或不同的数据读取模式会导致不同的内部电压状态。例如，在读取之前的一开始指令(bank active command)会消耗大量电流，所以在开始时一时间信号(例如tAC信号)会产生大量延迟，并且在延迟锁定时产生抖动。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用之状况下实现降低延迟抖动与快速达到延迟锁定并解决问题。

技术实现思路

[0003]为了解决现在技术中存在的上述问题，本专利技术提供一种具有多个模式的延迟锁定回路电路，可以有效地针对不同读取状态来改变周期与步长，以解决上述的问题。
[0004]本专利技术一实施例揭示了一种延迟锁定回路电路，包含一延迟电路，一第一相位检测器，一第二相位检测器以及一计数控制电路，所述延迟电路用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号，所述第一相位检测器用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号，所述第二相位检测器用以接收延迟了一预定时间的所述延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号，所述计数控制电路，用以接收所述相位差信号以及所述判断信号，并依据所述相位差信号以及所述判断信号以产生一控制延迟信号，其中所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出所述延迟时钟信号，其中所述计数控制电路有一第一模式以及一第二模式，所述计数控制电路依据所述相位差信号以及所述判断信号以切换所述第一模式以及所述第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率低于所述第二更新频率。
[0005]相比较于先前技术，本专利技术延迟锁定回路电路的计数控制电路具有多个模式(包括一第一模式以及一第二模式)，当读取数据开始且产生大量延迟时，延迟锁定回路电路可通过所述第二模式以快速锁定延迟，而在延迟小于一预定时间后，延迟锁定回路电路可切
换到所述第一模式以降低不利于读取数据的延迟抖动(jittering)。再者，当延迟锁定回路电路处于所述第二模式时，可还用以接收一时移控制信号以通过一延钟信号平移操作来加速锁定延迟，并且在切换到所述第一模式时对所述延钟信号平移操作进行补偿操作。依此配置，本专利技术延迟锁定回路电路可更快速地在读取数据开始时达到延迟锁定，以使输出数据的眼图(eye diagram)变佳并并且有效地降低延迟抖动。
附图说明
[0006]图1是依据本专利技术一实施例的一延迟锁定回路电路的示意图。
[0007]图2是依据本专利技术一实施例的一计数控制电路具有多个模式的示意图。
[0008]图3是依据本专利技术一实施例的延迟锁定回路电路所输出延迟时钟信号在不同的模式的波形示意图。
[0009]图4是依据本专利技术一实施例的延迟锁定回路电路所输出延迟时钟信号在不同的模式并且平移操作的波形示意图。
[0010]其中，附图标记说明如下：
[0011]延迟锁定回路电路
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10；延迟电路
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12；第一相位检测器
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14；计数控制电路
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16；延迟锁定回路延迟线路
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18；数据输出控制电路
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20；第二相位检测器
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22；延迟器
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24；读取指令检测器
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26。
具体实施方式
[0012]请参考图1，图1是依据本专利技术一实施例的一延迟锁定回路电路10的示意图。如图1所示，延迟锁定回路电路10包含一延迟电路12，一第一相位检测器14，一计数控制电路16，一第二相位检测器22以及一延迟器24。延迟电路12是用以接收来自外部的一参考时钟信号(例如一动态随机存取内存(Dynamic Random Access Memory，DRAM)的一参考时钟信号)，并延迟所述参考时钟信号以输出一延迟时钟信号，所述延迟时钟信号可输出到一时钟信号树(clock tree)(例如一DRAM的时钟信号树)，再通过一输出驱动电路将所述延迟时钟信号从时钟信号树输出。其中第一相位检测器14可用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号。延迟器24可用以将所述延迟时钟信号延迟了一预定时间(例如，30皮秒)，第二相位检测器22可用以接收延迟了所述预定时间的延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号。计数控制电路16可用以接收所述相位差信号以及所述判断信号，并且依据所述相位差信号以及所述判断信号以产生一控制延迟信号以及一时移控制信号。其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出一延迟时钟信号，举例来说，延迟电路12包含一延迟锁定回路延迟线路18以及一数据输出控制电路20，延迟锁定回路延迟线路18可用以接收所述控制延迟信号，并且依据所述控制延迟信号以延迟所述参考时钟信号，数据输出控制电路20可用以接收所述时移控制信号并用以输出所述延迟时钟信号，所述时移控制信号是用以控制所述数据输出控制电路对所述延迟时钟信号进行一平移操作。其中，计数控制电路16有一第一模式以及一第二模式，且计数控制电路16可依据外部电路的指令需求并且依据所述相位差信号以及所述判断信号以在第一模式以及第二模式之间切换，而第一模式以及第二模式之间的差异在于，两个模式的
更新频率以及延迟步长中至少其中一项不相同。举例来说，当计数控制电路16处于第一模式时，具有一第一更新频率以及一第一延迟步长，当计数控制电路16处于所述第二模式时，具有一第二更新频率以及一第二延迟步长，且第一更新频率低于第二更新频率，以及第一延迟步长不大于第二延迟步长。另外，延迟锁定回路电路10可更包含一读取指令检测器26连接到计数控制电路16，延迟锁定回路电路10通过读取指令检本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟锁定回路电路，其特征在于，所述延迟锁定回路电路包含：一延迟电路，用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号；一第一相位检测器，用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号；一第二相位检测器，用以接收延迟了一预定时间的所述延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号；以及一计数控制电路，用以接收所述相位差信号以及所述判断信号，并依据所述相位差信号以及所述判断信号以产生一控制延迟信号，其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出所述延迟时钟信号；其中，所述计数控制电路有一第一模式以及一第二模式，所述计数控制电路依据所述相位差信号以及所述判断信号以切换所述第一模式以及所述第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率低于所述第二更新频率。2.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述延迟电路包含：一延迟锁定回路延迟线路，用以接收所述控制延迟信号，并依据所述控制延迟信号延迟所述参考时钟信号；以及一数据输出控制电路，用以输出所述延迟时钟信号。3.根据权利要求2所述的延迟锁定回路电路，其特征在于，所述计数控制电路发送一时移控制信号到所述数据输出控制电路，用以控制所述数据输出控制电路对所述延迟时钟信号进行平移操作。4.根据权利要求3所述的延迟锁定回路电路，其特征在于，当所述计数控制电路处于所述第一模式时，不发送所述时移控制信号，当所述计数控制电路处于所述第二模式时，发送所述时移控制信号用以控制所述数据输出控制电路对所述延迟时钟信号进行平移操作。5.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一读取开始指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二更新频率。6.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述参考时钟...

【专利技术属性】
技术研发人员：吴镇锋，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：