半导体器件和半导体系统技术方案

一种半导体器件包括输入控制电路和内部命令生成电路。输入控制电路与内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路与内部时钟信号的第二脉冲同步以禁止生成内部芯片选择信号。内部命令生成电路生成当内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。顺次使能的第一激活命令和第二激活命令。顺次使能的第一激活命令和第二激活命令。

【技术实现步骤摘要】
半导体器件和半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年5月15日提交韩国知识产权局的韩国申请第10-2020-0058337号的优先权，其整体内容通过引用合并于此。


[0003]本公开内容的实施方式涉及从连续输入的命令和地址生成用于执行激活操作的激活命令的半导体器件以及包括所述半导体器件的半导体系统。

技术介绍

[0004]通常，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)器件的半导体器件被配置成根据外部芯片组器件提供的命令执行读取操作或写入操作。为了半导体器件执行读取操作或写入操作，每个半导体器件必须执行激活操作。半导体器件可以通过命令/地址引脚连续接收命令和地址以生成用于执行激活操作的激活命令和内部地址，并且可以使用芯片选择信号使命令同地址分离。
[0005]同时，半导体器件中使用的时钟信号的频率已增加以提高半导体器件的操作速度。随着时钟信号的频率增加，通过与时钟信号同步地交替输入到半导体器件的命令和地址可能生成用于执行不必要的操作的内部命令。因此，已提出各种技术来防止生成执行不必要操作的内部命令。

技术实现思路

[0006]根据一实施方式，一种半导体器件可以包括输入控制电路和内部命令生成电路。输入控制电路可以与内部时钟信号的第一脉冲同步以从芯片选择信号和命令与地址(命令/地址)信号生成内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路可以与内部时钟信号的第二脉冲同步以禁止生成内部芯片选择信号。内部命令生成电路生成当内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。
[0007]根据另一实施方式，一种半导体器件可以包括输入控制电路和内部命令生成电路。输入控制电路可以与第一内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成第一内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路可以与第二内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成第二内部芯片选择信号和第二内部命令/地址信号。此外，输入控制电路可以与第一内部时钟信号和第二内部时钟信号的第二脉冲同步以禁止生成第一内部芯片选择信号和第二内部芯片选择信号。内部命令生成电路生成当第一内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。此外，内部命令生成电路生成当第二内部芯片选择信号和第二内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第三激活命令和第四激活命令。
附图说明
[0008]图1是示出根据本公开内容的一实施方式的半导体系统的配置的框图。
[0009]图2是示出图1中所示的半导体系统中包括的半导体器件的配置的框图。
[0010]图3示出了图2中所示的半导体器件中包括的内部时钟生成电路的操作。
[0011]图4是示出图2中所示的半导体器件中包括的输入控制电路的配置的框图。
[0012]图5示出了图4中所示的输入控制电路中包括的输入缓冲电路的配置。
[0013]图6是示出图4中所示的输入控制电路中包括的掩蔽信号生成电路的配置的框图。
[0014]图7是示出图6中所示的掩蔽信号生成电路中包括的检测电路的配置的框图。
[0015]图8是示出图7中所示的检测电路中包括的检测信号生成电路的配置的电路图。
[0016]图9是示出图7中所示的检测电路中包括的掩蔽信号输出电路的配置的电路图。
[0017]图10是示出图6中所示的掩蔽信号生成电路中包括的掩蔽控制电路的配置的电路图。
[0018]图11是示出图2中所示的半导体器件中包括的内部命令生成电路的配置的框图。
[0019]图12是示出图11中所示的内部命令生成电路中包括的第一内部命令生成电路的配置的电路图。
[0020]图13是示出图11中所示的内部命令生成电路中包括的第二内部命令生成电路的配置的电路图。
[0021]图14和图15是示出根据本公开内容的一实施方式的半导体系统的操作的时序图。
[0022]图16是示出采用图1至图15中所示的半导体系统的电子系统的配置的框图。
具体实施方式
[0023]在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。
[0024]将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于识别一个元件与另一元件。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，反之亦然，而不偏离本公开内容。
[0025]此外，将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。
[0026]逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一实施方式中，逻辑“高”电平可被设定为电压电平高于逻辑“低”电平的电压电平。同时，信号的逻辑电平可以根据实施方式被设定为不同或相反。例如，在一实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平
[0027]下面将参照附图详细描述本公开内容的各实施方式。然而，本文描述的实施方式仅用于说明性目的而非旨在限制本公开内容的范围。
[0028]如图1中所示，根据一实施方式的半导体系统1可以包括控制器10和半导体器件
20。半导体器件20可以包括输入控制电路200、内部命令生成电路300、内部地址生成电路400和核心电路500。
[0029]控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线L11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线L31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线L51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线L71彼此连接。控制器10可以通过第一传输线L11向半导体器件20传送时钟信号CLK以控制半导体器件20。控制器10可以通过第二传输线L31向半导体器件20传送芯片选择信号CS以控制半导体器件20。控制器10可以通过第三传输线L51向半导体器件20传送命令/地址信号CA以控制半导体器件20。控制器10可以通过第四传输线L71从半导体器件2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：输入控制电路，被配置成与内部时钟信号的第一脉冲同步地生成内部芯片选择信号，所述内部芯片选择信号从芯片选择信号生成；被配置成与所述内部时钟信号的所述第一脉冲同步地生成第一内部命令/地址信号，所述第一内部命令/地址信号从命令/地址信号生成；以及被配置成与所述内部时钟信号的第二脉冲同步地禁止生成所述内部芯片选择信号；以及内部命令生成电路，被配置成生成第一激活命令和第二激活命令，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述第一激活命令和所述第二激活命令被顺次使能。2.如权利要求1所述的半导体器件，其中，所述芯片选择信号和所述命令/地址信号同步于外部装置提供的时钟信号的奇脉冲或偶脉冲而被连续输入到所述半导体器件。3.如权利要求1所述的半导体器件，其中，在所述芯片选择信号具有第一逻辑电平时输入的所述命令/地址信号被设定为用于生成所述第一激活命令和所述第二激活命令的信号；以及其中，在所述芯片选择信号具有第二逻辑电平时输入的所述命令/地址信号被设定为用于生成内部地址的信号。4.如权利要求1所述的半导体器件，其中，所述内部时钟信号是同步于外部装置提供的时钟信号中包括的奇脉冲或偶脉冲而生成的信号。5.如权利要求1所述的半导体器件，其中，当与所述内部时钟信号的第二脉冲同步地输入的所述芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时，所述输入控制电路禁止生成所述内部芯片选择信号。6.如权利要求1所述的半导体器件，其中，所述输入控制电路包括：输入缓冲电路，被配置成将所述芯片选择信号与参考电压进行比较以及与所述内部时钟信号同步地生成所述内部芯片选择信号，被配置成将所述命令/地址信号与所述参考电压进行比较以及与所述内部时钟信号同步地生成所述第一内部命令/地址信号，以及被配置成当掩蔽信号被使能时禁止生成所述内部芯片选择信号；以及掩蔽信号生成电路，被配置成接收延迟芯片选择信号以生成所述掩蔽信号，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述掩蔽信号被使能。7.如权利要求6所述的半导体器件，其中，所述输入缓冲电路包括：缓冲电路，被配置成将所述芯片选择信号与所述参考电压进行比较以生成输入芯片选择信号，以及被配置成将所述命令/地址信号与所述参考电压进行比较以生成输入命令/地址信号；延迟电路，被配置成使所述输入芯片选择信号延迟以生成所述延迟芯片选择信号，以及被配置成使所述输入命令/地址信号延迟以生成延迟输入命令/地址信号；以及内部命令/地址生成电路，被配置成与所述内部时钟信号同步地生成所述内部芯片选择信号，所述内部芯片选择信号根据所述掩蔽信号而从所述延迟芯片选择信号生成；以及被配置成与所述内部时钟信号同步地生成所述第一内部命令/地址信号，所述第一内部命令/地址信号从所述延迟输入命令/地址信号生成。
8.如权利要求7所述的半导体器件，其中，所述内部命令/地址生成电路被配置成在所述掩蔽信号被使能时禁止所述延迟芯片选择信号被用于生成所述内部芯片选择信号。9.如权利要求6所述的半导体器件，其中，所述掩蔽信号生成电路包括：检测电路，被配置成当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时生成被使能的使能信号和所述掩蔽信号，以及被配置成当延迟使能信号被输入时生成被使能的所述掩蔽信号；以及掩蔽控制电路，被配置成当所述延迟芯片选择信号被使能时使所述使能信号延迟以生成所述延迟使能信号。10.如权利要求9所述的半导体器件，其中，所述检测电路包括：检测信号生成电路，被配置成生成检测信号，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述检测信号被使能；以及掩蔽信号输出电路，被配置成当所述检测信号被使能时使能所述使能信号和所述掩蔽信号，以及被配置成当所述延迟使能信号被使能时使能所述掩蔽信号。11.如权利要求10所述的半导体器件，其中，所述掩蔽信号输出电路包括：驱动电路，被配置成根据所述检测信号的逻辑电平驱动内部节点以生成所述使能信号；以及逻辑电路，被配置成生成当所述使能信号和所述延迟使能信号中的任一个被使能时被使能的所述掩蔽信号。12.如权利要求9所述的半导体器件，其中，所述掩蔽控制电路包括：传输控制信号生成电路，被配置成使所述延迟芯片选择信号延迟以生成第一传输控制信号，以及被配置成反相缓冲所述第一传输控制信号以生成第二传输控制信号；以及信号传输电路，被配置成根据所述第一传输控制信号的逻辑电平和所述第二传输控制信号的逻辑电平使所述使能信号延迟以生成所述延迟使能信号。13.如权利要求1所述的半导体器件，其中，所述内部命令生成电路包括：第一内部命令生成电路，被配置成生成当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时被使能的所述第一激活命令；以及第二内部命令生成电路，被配置成通过重置信号被初始化，以及被配置成与所述内部时钟信号同步地生成所述第二激活命令，所述第二激活命令是在所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时生成的。14.如权利要求1所述的半导体器件，其中，所述输入控制电路被配置成从与所述内部时钟信号的第一脉冲和第二脉冲同步地被输入的所述命令/地址信号生成第二内部命令/地址信号。15.如权利要求14所述的半导体器件，还包括：内部地址生成电路，被配置成对所述第二内部命令/地址信号解码以生成内部地址；以及核心电路，被配置成基于所述第一激活命令和所述第二激活命令以及所述内部地址执行用于接收或输出数据的激活操作。16.一种半导体器件，包括：输入控制电路，被配置成与第一内部时钟信号的第一脉冲同步地生成第一内部芯片选
择信号；被配置成与所述第一内部时钟信号的第一脉冲同步地生成第一内部命令/地址信号，所述第一内部命令/地址信号是从芯片选择信号和命令/地址信号生成的；被配置成与第二内部时钟信号的第一脉冲同步地生成第二内部芯片选择信号；被配置成与所述第二内部时钟信号的第一脉冲同步地生成第二内部命令/地址信号，所述第二内部命令/地址信号是从所述芯片选择信号和所述命令/地址信号生成的；以及被配置成与所述第一内部时钟信号的第二脉冲和所述第二内部时钟信号的第二脉冲同步地禁止生成所述第一内部芯片选择信号和所述第二内部芯片选择信号；以及内部命令生成电路，被配置成生成第一激活命令和第二激活命令，当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述第一激活命令和所述第二激活命令被顺次使能；以及被配置成生成第三激活命令和第四激活命令，当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时所述第三激活命令和所述第四激活命令被顺次使能。17.如权利要求16所述的半...

【专利技术属性】
技术研发人员：郭鲁侠，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：