用于半导体存储器中的时钟调平的设备及方法技术

本发明专利技术揭示用于半导体存储器中的时钟调平的设备及方法。在实例设备中，延时控制电路经配置以在第一及第二模式中基于延时信息及系统时钟提供具有一时序的有效第一控制信号。时钟调平控制电路经配置以响应于有效第一控制信号在第一时钟的时钟转变处而在所述第一模式中提供有效第二控制信号，且进一步经配置以响应于所述有效第一控制信号在第二时钟的转变处而在所述第二模式中提供时钟调平反馈。读取时钟电路经配置以响应于所述有效第二控制信号而提供多相时钟。串行器电路经配置以基于来自所述读取时钟电路的所述多相时钟使数据串行化以串行地提供所述数据。据串行化以串行地提供所述数据。据串行化以串行地提供所述数据。

【技术实现步骤摘要】
用于半导体存储器中的时钟调平的设备及方法


[0001]本专利技术涉及用于半导体存储器中的时钟调平的设备及方法。

技术介绍

[0002]半导体存储器在许多电子系统中用于存储可在以后时间检索的数据。随着对电子系统更快、具有更大存储器容量及具有额外特征的需求不断提高，已不断开发可被更快存取、存储更多数据及包含新特征的半导体存储器来满足变化要求。每一下一代半导体存储器以改进电子系统中的存储器的性能为开发目标。
[0003]半导体存储器通常通过向存储器提供命令及地址信号及时钟信号来控制。各种信号可例如由存储器控制器提供。命令及地址信号包含存储器命令及存储器地址，其控制半导体存储器在对应于存储器地址的存储器位置处执行各种存储器操作。举例来说，可执行读取操作以从存储器检索数据，且可执行写入操作以将数据存储到存储器。可向存储器提供用于对命令信号、地址信号及数据信号计时的时钟。各种时钟可用于产生用于控制响应于存储器命令而执行的存储器操作的时序的内部时钟。
[0004]针对适当操作控制提供到存储器的各种时钟的时序及由存储器产生的内部时钟。在一些电子系统中，串联耦合存储器且可偏移提供到存储器的各种信号(例如时钟、命令及地址信号、数据信号等)的时序。可调整信号的时序以补偿偏移。在存储器中的每一者处信号相对于彼此(例如系统时钟相对于数据时钟)的时序可不同。
[0005]可期望存储器提供关于提供到存储器的信号(例如时钟)的相对时序的信息。

技术实现思路

[0006]一方面，本专利技术涉及一种存储器，其包括：模式寄存器，其经配置以编程有用于设置时钟调平模式的信息且编程有延时信息；时钟分频器电路，其经配置以接收数据时钟且基于所述数据时钟提供多个时钟；延时控制电路，其经配置以接收所述延时信息且进一步经配置以提供第一控制信号，所述延时控制电路经配置以至少部分基于所述延时信息及系统时钟提供具有一时序的有效第一控制信号；时钟调平控制电路，其经配置以接收所述多个时钟中的第一及第二时钟且接收所述第一控制信号，所述时钟调平控制电路经配置用于存取操作以响应于有效第一控制信号在所述第一时钟的时钟转变处而提供有效第二控制信号且进一步经配置用于所述时钟调平模式以响应于所述有效第一控制信号在所述第二时钟的转变处而提供时钟调平反馈，其中所述时钟调平反馈指示所述数据时钟及系统时钟的相对时序；读取时钟电路，其经配置以从所述时钟调平控制电路接收所述第二控制信号且从所述时钟分频器电路接收所述多个时钟，所述读取时钟电路进一步经配置以在响应于所述有效第二控制信号而激活时提供所述多个时钟；及串行器电路，其经配置以并行地接收内部数据且布置响应于来自所述读取时钟电路的所述多个时钟而串行地提供的所述内部数据。
[0007]另一方面，本专利技术涉及一种设备，其包括：延时控制电路，其经配置以接收系统时
钟且在第一及第二模式中基于延时信息及所述系统时钟提供具有一时序的有效第一控制信号；时钟调平控制电路，其经配置以接收多个多相时钟中的第一及第二时钟且接收所述第一控制信号，所述时钟调平控制电路经配置以在所述第一模式中响应于有效第一控制信号在所述第一时钟的时钟转变处而提供有效第二控制信号且进一步经配置以在所述第二模式中响应于所述有效第一控制信号在所述第二时钟的转变处而提供时钟调平反馈，其中所述时钟调平反馈指示所述数据时钟及系统时钟的时序；读取时钟电路，其经配置以接收所述多个多相时钟且经配置以响应于所述有效第二控制信号而提供所述多相时钟；及串行器电路，其经配置以并行地接收数据且基于来自所述读取时钟电路的所述多相时钟使所述数据串行化以串行地提供所述数据。
[0008]在另一方面中，本专利技术涉及一种方法，其包括：基于延时信息及系统时钟提供具有一时序的有效第一控制信号；接收多个多相时钟中的第一及第二时钟；在存取操作期间，响应于所述有效第一控制信号在所述第一时钟的时钟转变处而从时钟调平控制电路提供有效第二控制信号；在时钟调平模式中，基于所述有效第一控制信号在所述第二时钟的转变处来从所述时钟调平控制电路提供具有一逻辑电平的时钟调平反馈；响应于所述有效第二控制信号而提供所述多相时钟；及基于所述多相时钟响应于所述有效第二控制信号而使并行数据串行化以串行地提供所述数据。
附图说明
[0009]图1是根据本专利技术的实施例的系统的框图。
[0010]图2是根据本专利技术的实施例的设备的框图。
[0011]图3是根据本专利技术的实施例的半导体装置的布局的图。
[0012]图4是根据本专利技术的实施例的用于半导体装置的读取操作及时钟调平操作的电路图。
[0013]图5是根据本专利技术的实施例的读取操作的电路操作期间的各种信号的时序图。
[0014]图6是根据本专利技术的实施例的时钟调平操作的电路操作期间的各种信号的时序图。
[0015]图7是根据本专利技术的实施例的用于半导体装置的写入操作的电路图。
具体实施方式
[0016]描述某些细节以提供本专利技术的实例的充分理解。然而，所属领域的技术人员应明白，可在无这些特定细节的情况下实践本专利技术的实例。此外，本文中描述的本专利技术的特定实例不应理解为将本专利技术的范围限于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地模糊本专利技术。另外，例如“耦合(couple/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。
[0017]图1是根据本专利技术的实施例的系统100的框图。系统100包含控制器10及存储器系统105。存储器系统105包含存储器110(0)到110(n)(例如“装置0”到“装置n”)，其中n是非零整数。存储器110可为动态随机存取存储器(DRAM)，在本专利技术的一些实施例中，例如为低功耗双倍数据速率(LPDDR)DRAM。存储器110(0)到110(n)耦合到命令/地址及时钟总线，且每
一存储器110耦合到相应数据及数据选通总线。存储器110在“飞越”拓扑中可串联耦合。
[0018]总线中的每一者可包含其上提供信号的一或多个信号线。控制器10及存储器系统105经过若干总线通信。举例来说，命令及地址(CA)信号由存储器系统105接收于命令/地址总线115上。各种时钟可经过时钟总线130提供于控制器10与存储器系统105之间。时钟总线130可包含用于提供由存储器系统105接收的系统时钟CK_t及CK_c及由存储器系统105接收的数据时钟WCK_t及WCK_c的信号线。数据及数据选通RDQS经过相应数据及数据选通总线125提供于控制器10与存储器系统105之间。
[0019]由控制器10提供到存储器系统105的CK_t及CK_c时钟用于对命令及地址的提供及接收计时。WCK_t及WCK_c时钟可用于对数据传送计时。CK_t与CK_c时钟互补，且WCK_t与WCK_c时钟互补。可向提供于控制器10与存储器系统105的存储器110之间的数据(例如读取数据)提供数据选通RDQS。
[0020]控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其包括：模式寄存器，其经配置以编程有用于设置时钟调平模式的信息且编程有延时信息；时钟分频器电路，其经配置以接收数据时钟且基于所述数据时钟提供多个时钟；延时控制电路，其经配置以接收所述延时信息且进一步经配置以提供第一控制信号，所述延时控制电路经配置以至少部分基于所述延时信息及系统时钟提供具有一时序的有效第一控制信号；时钟调平控制电路，其经配置以接收所述多个时钟中的第一及第二时钟且接收所述第一控制信号，所述时钟调平控制电路经配置用于存取操作以响应于有效第一控制信号在所述第一时钟的时钟转变处而提供有效第二控制信号且进一步经配置用于所述时钟调平模式以响应于所述有效第一控制信号在所述第二时钟的转变处而提供时钟调平反馈，其中所述时钟调平反馈指示所述数据时钟及系统时钟的相对时序；读取时钟电路，其经配置以从所述时钟调平控制电路接收所述第二控制信号且从所述时钟分频器电路接收所述多个时钟，所述读取时钟电路进一步经配置以在响应于所述有效第二控制信号而激活时提供所述多个时钟；及串行器电路，其经配置以并行地接收内部数据且布置响应于来自所述读取时钟电路的所述多个时钟而串行地提供的所述内部数据。2.根据权利要求1所述的存储器，其中所述有效第一控制信号包括具有用于所述存取操作的第一脉冲宽度且具有用于所述时钟调平模式的不同于所述第一脉冲宽度的第二脉冲宽度的脉冲。3.根据权利要求2所述的存储器，其中所述延时控制电路包括用于提供具有用于所述存取操作的所述第一脉冲宽度且具有用于所述时钟调平模式的所述第二脉冲宽度的所述有效第一控制信号的多路复用器。4.根据权利要求1所述的存储器，其中所述时钟调平控制电路经配置以响应于所述数据时钟领先于所述系统时钟而提供具有第一逻辑电平的所述时钟调平反馈及响应于所述数据时钟滞后于所述系统时钟而提供具有第二逻辑电平的所述时钟调平反馈。5.根据权利要求1所述的存储器，其进一步包括：第二延时控制电路，其经配置以从所述模式寄存器接收第二延时信息且进一步经配置以提供第三控制信号，所述第二延时控制电路经配置以至少部分基于所述第二延时信息及所述系统时钟提供具有一时序的有效第三控制信号；时钟控制电路，其经配置以接收所述多个时钟中的所述第一及第二时钟且接收所述第三控制信号，所述时钟控制电路经配置用于写入操作以响应于有效第三控制信号在所述第一时钟的时钟转变处而提供有效第四控制信号；写入时钟电路，其经配置以从所述时钟控制电路接收所述第四控制信号且从所述时钟分频器电路接收所述多个时钟，所述写入时钟电路进一步经配置以在响应于所述有效第四控制信号而激活时提供所述多个时钟；及解串器电路，其经配置以串行地接收数据且布置所述串行数据位以响应于所述多个时钟而并行地提供内部数据。6.根据权利要求1所述的存储器，其中所述模式寄存器、时钟分频器电路及延时控制电路定位于外围中心区域中。
7.根据权利要求6所述的存储器，其中所述时钟调平电路、读取时钟电路及所述串行器电路定位于所述外围中心区域外。8.根据权利要求1所述的存储器，其中所述模式寄存器进一步经配置以编程有设置内部时钟频率的信息，且其中所述数据时钟具有对应于设置所述内部时钟频率的所述信息的第一值的第一时钟频率且所述数据时钟具有对应于设置所述内部时钟频率的所述信息的第二值的第二时钟频率，所述第一及第二频率是所述系统时钟的时钟频率的倍数。9.一种设备，其包括：延时控制电路，其经配置以接收系统时钟且在第一及第二模式中基于延时信息及所述系统时钟提供具有一时序的有效第一控制信号；时钟调平控制电路，其经配置以接...

【专利技术属性】
技术研发人员：伊藤浩士，多田圭佑，坂下基匡，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：