一种具有静电防护结构的集成电路制造技术

本发明专利技术公开一种具有静电防护结构的集成电路，包括：输入端口ＥＳＤ保护单元、输出端口ＥＳＤ保护单元、内核电源ＥＳＤ保护单元、Ｉ／Ｏ电源ＥＳＤ保护单元、输入／输出双向端口ＥＳＤ保护单元、内核逻辑单元。相对于传统的静电放电防护电路及方法，本发明专利技术提出的技术方案，针对在可编程逻辑器件中大量采用的双向输入／输出端口，采用了专门的静电放电防护电路结构。在这个基础上，本发明专利技术进一步提出了兼容双向输入／输出端口的集成电路静电放电防护电路结构，大大提高了整个芯片对静电放电的防护能力，能够有效地改善静电放电烧毁芯片所带来芯片可靠性的问题。

【技术实现步骤摘要】

本专利技术属于集成电路
，涉及集成电路的静电防护。技术背景静电放电(Electrostatic Discharge, ESD)是造成集成电路失效 的一个主要原因。芯片在制造、生产、组装、测试、运输过程中，往 往由于种种外界原因，静电会积累在人体、仪器、芯片内部，人们在 无意中，使带电体与芯片管脚相互接触，形成了放电回路。如果芯片 内部没有有效的静电放电保护电路，放电瞬间产生的巨大电流会轻易 的将芯片永久性烧毁。所以在芯片设计过程中，设计者一般在芯片内 部都会设计专门ESD保护电路。ESD保护电路为静电放电瞬间产生的 巨大电流提供了专门的泄放通路，以避免电流流入芯片内部造成损 坏。表1.集成电路ESD防护规格<table>table see original document page 5</column></row><table>集成电路ESD防护规格如表1所示。随着CMOS工艺特征尺寸的 不断縮小和先进工艺的使用，例如更薄的栅氧层，更短的沟道长度， 更浅的源极和漏极深度，LDD结构和silicided结构，使得集成电路 中的晶体管对于高电压和大电流的承受能力不断降低，但是外界环境 产生的静电并未减少，CMOS集成电路对静电防护的规格也没有变化， 例如0, 18y m CMOS工艺下的晶体管栅氧层的厚度只有4nm左右，只能承受10V左右的静态电压。所以，在先进成熟的深亚微米COMS 工艺下，更需要芯片具有可靠的静电放电保护电路。传统的ESD防护设计中，静电防护器件一般是设计在I/O焊盘 (I/O PAD)，与VDD电源轨线和VSS电源轨线之间。这种简单的ESD 防护设计，往往使得ESD对芯片造成的意外损害发生在芯片内部，而 不是发生在1/0焊盘(I/O PAD)附近。同时，在先前的文献中，针 对可编程逻辑器件中大量使用的双向输入/输出端口 ，并没有提及到 与之相关的ESD保护电路。在芯片的使用中，以及ESD测试过程中， 焊盘(PAD)附近的晶体管并没有被ESD所损坏，反而芯片内部电路会由于静电放电而异常烧毁。如图1传统的芯片ESD保护电路原理图所示，包括接地端VSS5、 接地端VSSPAD、输入端口 INPAD2、丽0S管N7、 PM0S管P7、电阻R4、 内核逻辑电路C0RE1、丽0S管N8、 PM0S管P8、输入端口 INPAD2，其 中1. 接地端VSS5接地，输入端口 INPAD2引脚施加正的静电放电电 压，对接地端VSS5放电，其余引脚悬空。此时，静电放电电压将丽OS 管N7反相击穿，将静电电流泄放到接地端VSS5。输入端口 INPAD2引脚施加负的静电放电电压，对接地端VSS5接 地，其余引脚悬空。此时，静电放电电压将丽0S管N7正向导通，静 电电流被泄放到接地端VSS5。2. 电源端VCC5接地，输入端口 INPAD2引脚施加正的静电放电电 压对电源端VCC5放电，其余引脚悬空。此时，静电放电电压将PMOS 管P7正向导通，静电电流被泄放到电源端VCC5。电源端VCC5接地，输入端口工NPAD2引脚施加负的ESD电压，对 接地端VCC5接地，其余引脚悬空。此时，静电放电电压将PMOS管 P7反相击穿，静电电流被泄放到电源端VCC5。3. 输入端口 INPAD2引脚施加正的静电放电电压，电源端VCC5和 接地端VSS5引脚都悬空，输出端口 0UTPAD2接地。此时，静电放电 电压将PMOS管P7正向导通，将静电放电电流泄放至电源端VCC5的 电源轨线上，随后静电放电电压只能将PMOS管P8反相击穿，利用PM0S管P8的反向击穿来对静电放电电流进行泄放，将静电放电电流泄放到输出端口 0UTPAD2上。输入端口 INPAD2引脚施加负的ESD电压，电源端VCC5和接地端 VSS5引脚都悬空，输出端口 0UTPAD2接地。此时，ESD静电放电电压 将丽OS管N7正向导通，将静电电流泄放到接地端VSS5的电源轨线 上，随后ESD电压只能将醒OS管N8反相击穿，利用丽OS管N8的反 向击穿来对ESD电流进行泄放，将ESD电流泄放到输出端口 0UTPAD2 上。4.电源端VCC5引脚施加正的ESD电压，接地端VSS5引脚接地， 其余所有I/0引脚悬空。此时，ESD静电放电电压将PM0S管P7、 P8 和NMOS管N7、 N8反相击穿，利用P7、 P8、 N7、 N8的反向击穿对电 源端VCC5的ESD静电电流进行泄放。电源端VCC5引脚施加负的ESD电压，接地端VSS5引脚接地，其 余所有I/0引脚悬空。此时，ESD静电放电电压将PM0S管P7、 P8和 丽OS管N7、 N8正向导通，利用P7、 P8、 N7、 N8的正向导通对电源 端VCC5的ESD静电电流进行泄放。
技术实现思路
为了解决现有技术在芯片内部没有针对各种放电模式和放电测 试组合，为静电放电电流设计出各种相应的低阻泄放通路，使得静电 放电电流只能从芯片内部流过，造成永久性的损坏的问题，本专利技术提 出一种与深亚微米CMOS工艺完全兼容的双向输入/输出端口静电放 电保护单元结构，该静电放电保护单元跨接在电源轨线之间，可以有 效地对在双向输入/输出管脚之间的静电放电进行保护，同时，在本 专利技术中，结合这种双向输入/输出端口 ESD保护单元，提出了改进的 集成电路ESD防护结构及设计原理，为此本专利技术提供一种具有静电防 护结构的集成电路。为了所述的目的，本专利技术具有静电防护结构的集成电路的技术方 案，包括输入端口静电放电保护单元，用于将输入端口引入的静电放电电流泄放到I/O电源轨线上；输出端口静电放电保护单元，用于将输出端口引入的静电放电电 流泄放到I/O电源轨线上；输入/输出双向端口静电放电保护单元，用于将输出/输出双向端 口带来的静电放电电流泄放到I/O电源轨线上；I/O电源静电放电保护单元，用于将I/O电源端口引入的静电放 电电流以及被输入端口静电放电保护单元、输出端口静电放电保护单 元、输入/输出双向端口静电放电保护单元泄放到I/O电源轨线上的 静电放电电流泄放到静电放电的接地端；内核电源静电放电保护单元，用于将内核电源端口引入的静电放 电电流泄放到静电放电的接地端；内核逻辑单元，由输入端口静电放电保护单元、输出端口静电放电保护单元、输入/输出双向端口静电放电保护单元、1/0电源静电放电保护单元和内核电源静电放电保护单元提供静电放电保护，防止 被静电破坏。所述输入端口静电放电保护单元，包括第一PM0S管P1的栅极和源极与电源端VCC1连接于节点Jl;第一 PMOS管Pl的漏极与第一 限流电阻Rl的一端、第一 丽OS管Nl的漏极和输入端口 INPAD1连接 于节点J2;第一 丽OS管Nl的栅极和漏极与接地端VSS1连接于节点 J3;第一限流电阻R1的另一端连接于输入信号端DATA一IN1。所述输出端口静电放电保护单元，包括第二PM0S管P2的栅极 和源极与电源端VCC2连接于节点J4;第二PM0S管P2的漏极、第二 丽OS管N2的漏极、输出端口 0UTPAD1和输出信号端DATAJ)UT1连接 于节点J5;第二丽OS管N2的栅极和漏极与接地端VSS2连接于节点 J6。所述输入/输本文档来自技高网...

【技术保护点】
一种具有静电防护结构的集成电路，其特征在于，包括：输入端口静电放电保护单元（１），用于将输入端口引入的静电放电电流泄放到Ｉ／Ｏ电源轨线上；输出端口静电放电保护单元（２），用于将输出端口引入的静电放电电流泄放到Ｉ／Ｏ电源轨线上；输入／输出双向端口静电放电保护单元（３），用于将输出／输出双向端口带来的静电放电电流泄放到Ｉ／Ｏ电源轨线上；Ｉ／Ｏ电源静电放电保护单元（４），用于将Ｉ／Ｏ电源端口引入的静电放电电流以及被输入端口静电放电保护单元（１）、输出端口静电放电保护单元（２）、输入／输出双向端口静电放电保护单元（５）泄放到Ｉ／Ｏ电源轨线上的静电放电电流泄放到静电放电的接地端；内核电源静电放电保护单元（５），用于将内核电源端口引入的静电放电电流泄放到静电放电的接地端；内核逻辑单元（６），由输入端口静电放电保护单元（１）、输出端口静电放电保护单元（２）、输入／输出双向端口静电放电保护单元（３）、Ｉ／Ｏ电源静电放电保护单元（４）和内核电源静电放电保护单元（５）提供静电放电保护。

【技术特征摘要】
1. 一种具有静电防护结构的集成电路，其特征在于，包括输入端口静电放电保护单元(1)，用于将输入端口引入的静电放电电流泄放到I/O电源轨线上；输出端口静电放电保护单元(2)，用于将输出端口引入的静电放电电流泄放到I/O电源轨线上；输入/输出双向端口静电放电保护单元(3)，用于将输出/输出双向端口带来的静电放电电流泄放到I/O电源轨线上；I/O电源静电放电保护单元(4)，用于将I/O电源端口引入的静电放电电流以及被输入端口静电放电保护单元(1)、输出端口静电放电保护单元(2)、输入/输出双向端口静电放电保护单元(5)泄放到I/O电源轨线上的静电放电电流泄放到静电放电的接地端；内核电源静电放电保护单元(5)，用于将内核电源端口引入的静电放电电流泄放到静电放电的接地端；内核逻辑单元(6)，由输入端口静电放电保护单元(1)、输出端口静电放电保护单元(2)、输入/输出双向端口静电放电保护单元(3)、I/O电源静电放电保护单元(4)和内核电源静电放电保护单元(5)提供静电放电保护。2、 根据权利要求1所述的集成电路，其特征在于，输入端口静 电放电保护单元(1)，包括-第一PMOS管(Pl)'的栅极和源极与电源端(VCC1)连接于节点(Jl);第一PMOS管(Pl)的漏极与第一限流电阻(Rl)的一端、第一 丽0S管(Nl)的漏极和输入端口 (INPAD1)连接于节点(J2);第一NM0S管(Nl)的栅极和漏极与接地端(VSS1)连接于节点 (J3》第一限流电阻(Rl)的另一端连接于输入信号端(DATA—IN1)。3、 根据权利要求l所述的集成电路，其特征在于，输出端口静 电放电保护单元(2)，包括第二PM0S管(P2)的栅极和源极与电源端(VCC2)连接于节点(J4);第二PM0S管(P2)的漏极、第二丽0S管(N2)的漏极、输出端 口 (0UTPAD1)和输出信号端(DATA—0UT1)连接于节点(J5);第二歷0S管(N2)的栅极和漏极与接地端(VSS2)连接于节点 (J6)。4、 根据权利要求l所述的集成电路，其特征在于，输入/输出双 向端口静电放电保护单元(3)，包括第三PM0S管(P3)的栅极和源极与第四PMOS管(P4)的栅极和 源极、...

【专利技术属性】
技术研发人员：杨海钢，孙嘉斌，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：11[中国|北京]