电子封装件及其制法制造技术

本发明专利技术涉及一种电子封装件及其制法，包括将一作为集成稳压器的电子结构堆叠于电子元件上，以利于近距离配合电子元件进行电性传输。输。输。

【技术实现步骤摘要】
电子封装件及其制法


[0001]本专利技术有关一种半导体装置，尤指一种电子封装件及其制法与电子结构。

技术介绍

[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。例如，集成稳压器(IVR)嵌入高性能处理器中，以提高效率，如开关频率、降低功耗，且可提高可靠性，甚至降低制作成本。此外，目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模块，或将芯片立体堆叠化整合为三维积体电路(3D IC)芯片堆叠技术等。
[0003]图1为悉知3D芯片堆叠的封装结构1的剖面示意图。如图1所示，该封装结构1包括一硅中介板(Through Silicon interposer，简称TSI)1a，其具有一硅板体10及多个形成于其中的导电硅穿孔(Through-silicon via，简称TSV)101，且该硅板体10的表面上形成有一电性连接该导电硅穿孔101的线路重布结构(Redistribution layer，简称RDL)。具体地，该线路重布结构包含一介电层11及一形成于该介电层11上的线路层12，且该线路层12电性连接该导电硅穿孔101，并形成一绝缘保护层13于该介电层11与该线路层12上，且该绝缘保护层13外露部分该线路层12，以结合多个焊锡凸块14。
[0004]此外，可先形成另一绝缘保护层15于该硅板体10上，且该绝缘保护层15外露该些导电硅穿孔101的端面，以结合多个焊锡凸块16于该些导电硅穿孔101的端面上，且该焊锡凸块16电性连接该导电硅穿孔101，其中，可选择性于该导电硅穿孔101的端面上形成供接置该焊锡凸块16的凸块底下金属层(Under Bump Metallurgy，简称UBM)160。
[0005]另外，该封装结构1还包括一封装基板19，供该硅中介板1a经由该些焊锡凸块16设于其上，使该封装基板19电性连接该些导电硅穿孔101，且以底胶191包覆该些焊锡凸块16。
[0006]另外，该封装结构1还包括多个系统单芯片(System-On-Chip，简称SOC)型半导体芯片17，其设于该些焊锡凸块14上，使该半导体芯片17电性连接该线路层12，且以底胶171包覆该些焊锡凸块14，并形成封装材18于该封装基板19上，以令该封装材18包覆该半导体芯片17与该硅中介板1a。
[0007]于后续应用中，该封装结构1可形成多个焊球192于该封装基板19的下侧，以接置于一电路板1
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上。
[0008]早期商品化产品中，是将一稳压器(IVR)1b
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直接安装于该电路板上，但此方法将造成终端产品的体积无法达到轻薄短小的要求，且该稳压器1b
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与该封装结构1的距离过远，造成与其相关电性连接的半导体芯片17传递信号的路径过远，导致电性功能下降，致使功耗随之增加。
[0009]因此，业界遂将该稳压器1b整合至与该封装基板19的下侧，以缩短该稳压器1b与该半导体芯片17之间的传输距离，借此缩减该电路板1
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的表面积及体积。
[0010]然而，随着消费市场需求，现今终端产品的功能需求越加繁多，故接置于该封装基
板19上的半导体芯片17越来越多，因而与其配合的稳压器1b的需求量大增，致使该封装基板19的下侧并无多余空间配置更多稳压器1b，导致单一封装结构1已无法符合现今终端产品相关轻薄短小、低功耗、高电性效能等需求。
[0011]此外，虽可将该稳压器1b整合于该半导体芯片17中，但需重新设计该封装结构1，不仅增加制作成本，且需扩增该半导体芯片17的尺寸，因而难以符合微小化的需求。
[0012]因此，如何克服上述悉知技术的种种问题，实已成为目前业界亟待克服的难题。

技术实现思路

[0013]鉴于上述悉知技术的种种缺陷，本专利技术提供一种电子封装件及其制法，以利于近距离配合电子元件进行电性传输。
[0014]本专利技术的电子封装件，包括：电子结构，其包含有一电子主体，其具有相对的第一侧与第二侧，且于该电子主体的第一侧上形成有导电体；电子元件，其结合该电子结构的导电体；导电柱，其设于该电子元件上，以令该电子元件电性连接该导电柱与该导电体；以及包覆层，其形成于该电子元件上，以包覆该电子结构与导电柱。
[0015]本专利技术还提供一种电子封装件的制法，包括：提供一电子主体，其具有相对的第一侧与第二侧；形成导电体于该电子主体的第一侧上，以形成电子结构；将该电子结构以其导电体设于一电子元件上，且该电子元件上形成有多个导电柱，以令该电子元件电性连接该导电柱与该导电体；以及形成一包覆层于该电子元件上，以包覆该电子结构与导电柱。
[0016]前述的电子封装件及其制法中，该电子主体具有一基部与一形成于该基部上的线路部，以令该基部定义出该第二侧，而该线路部则定义出该第一侧，且该基部中具有多个电性连接该线路部并外露出该第二侧的导电穿孔。例如，该导电体形成于该电子主体的第二侧上，且于该电子主体的第二侧上形成绝缘层，使该绝缘层包覆该第二侧上的导电体。
[0017]前述的电子封装件及其制法中，该包覆层的表面齐平该导电柱的端面。
[0018]前述的电子封装件及其制法中，该导电柱的端面外露出该包覆层的表面。
[0019]前述的电子封装件及其制法中，该导电体经由导电凸块电性连接该电子元件。
[0020]前述的电子封装件及其制法中，还包括形成多个导电元件于该包覆层上，且令该多个导电元件电性连接该导电柱。
[0021]前述的电子封装件及其制法中，还包括形成线路结构于该包覆层上，且令该线路结构电性连接该导电柱。例如，还包括形成多个导电元件于该线路结构上，且令该多个导电元件电性连接该线路结构。或者，该线路结构为扇入型配置或扇出型配置。
[0022]由上可知，本专利技术的电子封装件及其制法中，主要经由将该电子结构堆叠于该电子元件上以近距离配合该电子元件，故相比于悉知技术，本专利技术无需重新设计该电子封装件，因而能大幅节省制作成本，且无需扩增该电子元件的尺寸，以利于满足微小化的需求，并有利于呈现高电性效能。
附图说明
[0023]图1为悉知封装结构的剖视示意图。
[0024]图2A至图2G为本专利技术的电子封装件的制法的第一实施例的剖视示意图。
[0025]图2G
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为对应图2G的其它实施例的剖视示意图。
[0026]图2H为图2G的后续制程的剖视示意图。
[0027]图3A至图3F为本专利技术的电子封装件的制法的第二实施例的剖视示意图。
[0028]附图标记说明
[0029]1:封装结构
[0030]1’
:电路板
[0031]1a:硅中介板
[0032]1b,1b...

【技术保护点】

【技术特征摘要】
1.一种电子封装件，其特征在于，包括：电子结构，其包含有一电子主体，其具有相对的第一侧与第二侧，且于该电子主体的第一侧上形成有导电体；电子元件，其结合该电子结构的导电体；导电柱，其设于该电子元件上，以令该电子元件电性连接该导电柱与该导电体；以及包覆层，其形成于该电子元件上，以包覆该电子结构与导电柱。2.如权利要求1所述的电子封装件，其特征在于，该电子主体具有一基部与一形成于该基部上的线路部，以令该基部定义出该第二侧，而该线路部则定义出该第一侧，且该基部中具有多个电性连接该线路部并外露出该第二侧的导电穿孔。3.如权利要求2所述的电子封装件，其特征在于，该导电体形成于该电子主体的第二侧上，且于该电子主体的第二侧上形成有包覆该导电体的绝缘层。4.如权利要求1所述的电子封装件，其特征在于，该包覆层的表面齐平该导电柱的端面。5.如权利要求1所述的电子封装件，其特征在于，该导电柱的端面外露出该包覆层的表面。6.如权利要求1所述的电子封装件，其特征在于，该导电体经由导电凸块电性连接该电子元件。7.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上的多个导电元件，且令该多个导电元件电性连接该导电柱。8.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上的线路结构，且令该线路结构电性连接该导电柱。9.如权利要求8所述的电子封装件，其特征在于，该电子封装件还包括形成于该线路结构上的多个导电元件，且令该多个导电元件电性连接该线路结构。10.如权利要求8所述的电子封装件，其特征在于，该线路结构为扇入型配置或扇出型配置。11.一种电子封装件的制法，其特征在于，包括：提供一电子主体，其具有相对...

【专利技术属性】
技术研发人员：高沣，王隆源，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：