半导体模块和半导体模块的劣化检测方法技术

本发明专利技术的半导体模块和半导体模块的劣化检测方法简便地检测IGBT芯片等半导体元件的接合部的劣化。在具备与布线图案部接合并且根据施加于栅电极端子的驱动信号使两个主电极端子间导通、截止的半导体元件的半导体模块中，具备劣化检测电路，该劣化检测电路将被施加有直流电压的所述半导体元件的两个主电极端子中的一个主电极端子作为基准电位，基于该一个主电极端子与所述栅电极端子之间的电压即栅极电压、以及该一个主电极端子与另一个主电极端子之间的电压即主电极间电压，来检测所述半导体元件的接合部的劣化而输出告警信号。述半导体元件的接合部的劣化而输出告警信号。述半导体元件的接合部的劣化而输出告警信号。

【技术实现步骤摘要】
半导体模块和半导体模块的劣化检测方法


[0001]本专利技术涉及检测将电力转换用的IGBT芯片与IGBT的驱动功能和/或保护功能集成于一个封装而成的IPM(智能功率模块)等半导体模块的劣化的技术。

技术介绍

[0002]一般地，智能功率模块(IPM：Intelligent Power Module)搭载绝缘栅双极型晶体管(IGBT)、续流二极管(FWD)等半导体元件(功率器件)，并且也具备控制半导体元件的驱动的功能。
[0003]在图5中示出IPM的结构的一例。应予说明，以下使用IGBT作为半导体元件的例子进行说明。在图5中，关于半导体模块1，金属板54介由例如焊料层53而被接合于金属基底52之上。在金属板54的上表面配置有由氧化铝陶瓷等构成的绝缘板55。在绝缘板55的上表面配置有布线图案部56、布线图案部57，并且在布线图案部56的上表面通过焊料层58接合有IGBT 2。另外，在IGBT 2与布线图案部57之间键合有引线59。在金属基底52安装有散热片51。
[0004]此处，金属板54与布线图案部56、布线图案部57能够在绝缘板55上通过使用例如DCB(Direct Copper Bond：直接铜键合)法直接接合铜图案而形成。顺便说明，所谓DCB法是通过共晶反应将金属电路图案接合于绝缘板上的方法。以下，将使用DCB法所接合的绝缘板55和金属板54、布线图案部56、布线图案部57称为绝缘电路基板60。包含有驱动IGBT 2的控制基板和/或主电极端子(集电极端子、发射极端子)的结构和/或布线在例如日本特开2017
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208382号公报、日本特开2017
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055610号公报中被详述。
[0005]IGBT芯片2和绝缘电路基板60具有图5中以符号A表示的接合部，并且该接合部受电路工作的影响。在图6中示出使用了该绝缘电路基板60的IPM 1的等效电路的一例。
[0006]如图6所示，IGBT芯片2的集电极2c由于介由布线图案部56与集电极端子11连接，所以受到IGBT芯片下的焊料层58和/或其与布线图案部56之间的电阻成分4的影响。另外，IGBT芯片2的发射极2e由于介由引线59和布线图案部57与发射极端子12连接，所以受到引线59和布线图案部57的电阻成分的影响。
[0007]另一方面，关于控制电路，P沟道MOSFET 26和N沟道MOSFET 27被串联连接，P沟道MOSFET 26的源极与电源(Vcc)连接，N沟道MOSFET 27的源极与基准电位(GND)连接。应予说明，电源(Vcc)和基准电位(GND)分别介由Vcc端子41、GND端子42与外部的电源连接。并且，P沟道MOSFET 26与N沟道MOSFET 27的连接点与IGBT 2的栅极端子13连接。另外，驱动放大器28的输出分别与P沟道MOSFET 26和N沟道MOSFET 27的栅极连接，并且根据驱动信号44选择性地将两个MOSFET 26、MOSFET 27导通、截止。其结果，IGBT 2进行导通截止工作。具体地，当驱动信号44为低电平时，驱动放大器28使P沟道MOSFET 26截止，并使N沟道MOSFET 27导通，从而使IGBT芯片2进行截止工作。另外，当驱动信号44为高电平时，驱动放大器28使P沟道MOSFET 26导通，并使N沟道MOSFET 27截止，从而使IGBT芯片2进行导通工作。
[0008]一般地，通过IGBT等功率器件进行导通截止工作，从而流通大电流并产生热。该热
通过绝缘电路基板60向金属基底52方向移动。此时，绝缘板55成为从IGBT芯片2产生的热难以通过的热阻层。近年来，虽然为了使该热容易通过而在降低热密度等方面正在进行研究，但是因通电所产生的温度变化有时会导致在芯片下的焊料层58或者在IGBT芯片2与引线的接合部产生裂纹。
[0009]以往，提出有检测由IGBT芯片的接合部的劣化引起的异常的技术。例如，在专利文献1中，公开有下述的技术，即：当栅极导通时，计测将IGBT的发射极与主电极端子连接的引线两端的电压，并在上述引线两端的电压为基准电压以上的情况下检测劣化异常。但是，专利文献1的技术是检测IGBT芯片2与引线59的接合部分的劣化的技术，而不是检测IGBT芯片2与绝缘电路基板60的接合部的劣化的技术。
[0010]现有技术文献
[0011]专利文献
[0012]专利文献1：日本特开2009
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022084号公报

技术实现思路

[0013]技术问题
[0014]本专利技术是应对该以往的事件而完成的，目的在于提供能够简便地检测IGBT芯片等半导体元件的接合部的劣化、即半导体元件下的焊料层和/或与引线的连接强度的下降的半导体模块和半导体模块的劣化检测方法。
[0015]技术方案
[0016]为了达成上述目的，本专利技术的半导体模块的特征在于，具备有与布线图案部焊接并且根据施加于栅电极端子的驱动信号使两个主电极端子间导通、截止的半导体元件，所述半导体模块具备有劣化检测电路，该劣化检测电路将被施加有直流电压的所述半导体元件的两个主电极端子中的一个主电极端子作为基准电位，基于该一个主电极端子与所述栅电极端子之间的电压(以下，称为“栅极电压”)、以及该一个主电极端子与另一个主电极端子之间的电压(以下，称为“主电极间电压”)来检测所述半导体元件的接合部的劣化而输出告警信号。
[0017]具体地，所述劣化检测电路在将所述栅极电压的值与第一基准电压值进行比较且所述栅极电压的值成为了所述第一基准电压值以上，并且将对所述主电极间电压进行电阻分压所生成的分压电压的值与第二基准电压值进行比较且对所述主电极间电压进行电阻分压所生成的分压电压的值成为了所述第二基准电压值以上时，输出所述告警信号。
[0018]在本专利技术中，对栅极导通的期间中的主电极间电压进行监视，如果该主电极间电压或者对该主电极间电压进行电阻分压所生成的分压电压成为一定值(第二基准电压值)以上，则判定为半导体元件的接合部分发生劣化并输出告警信号。
[0019]该劣化检测电路能够包括：第一比较器，该第一比较器将所述栅极电压的值与第一基准电压值进行比较，如果所述栅极电压的值成为所述第一基准电压值以上，则所述第一比较器的输出成为高电平；第二比较器，该第二比较器将所述主电极间电压的值与第二基准电压值进行比较，如果所述主电极间电压的值成为所述第二基准电压值以上，则所述第二比较器的输出成为高电平；以及与电路，该与电路进行所述第一比较器的输出与所述第二比较器的输出之间的逻辑与的运算。
[0020]应予说明，优选能够调整所述第一基准电压值和所述第二基准电压值。由此，能够根据施加于实际产品的两主电极端子间的电压而设定为适当的值。
[0021]另外，本专利技术的半导体模块的所述劣化检测电路在将所述栅极电压的值与第一基准电压值进行比较且所述栅极电压的值成为了所述第一基准电压值以上，并且将对所述主电极间电压进行电阻分压所生成的分压电压的值与大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体模块，其特征在于，具备半导体元件，该半导体元件与布线图案部接合并根据施加于栅电极端子的驱动信号使两个主电极端子间导通、截止，所述半导体模块具备劣化检测电路，该劣化检测电路将施加有直流电压的所述半导体元件的两个主电极端子中的一个主电极端子作为基准电位，基于该一个主电极端子与所述栅电极端子之间的电压即栅极电压、以及该一个主电极端子与另一个主电极端子之间的电压即主电极间电压，检测所述半导体元件的接合部的劣化而输出告警信号。2.根据权利要求1所述的半导体模块，其特征在于，具备用于向外部输出所述告警信号的端子。3.根据权利要求1或2所述的半导体模块，其特征在于，所述劣化检测电路在将所述栅极电压的值与第一基准电压值进行比较且所述栅极电压的值成为所述第一基准电压值以上，并且将对所述主电极间电压进行电阻分压所生成的分压电压的值与第二基准电压值进行比较且所述分压电压的值成为所述第二基准电压值以上时，输出所述告警信号。4.根据权利要求1～3中的任一项所述的半导体模块，其特征在于，所述劣化检测电路具备：第一比较器，其将所述栅极电压的值与第一基准电压值进行比较，如果所述栅极电压的值成为所述第一基准电压值以上，则其输出成为高电平；第二比较器，其将对所述主电极间电压进行电阻分压所生成的分压电压的值与第二基准电压值进行比较，如果所述分压电压的值成为所述第二基准电压值以上，则其输出成为高电平；以及与电路，其进行所述第一比较器的输出与所述第二比较器的输出之间的逻辑与...

【专利技术属性】
技术研发人员：黑泽英二，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：