半导体器件及其制造方法技术

一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；ｐ型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对ＳｉＧｅ混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；ＳｉＧｅ混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个ＳｉＧｅ混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。

【技术实现步骤摘要】

本专利技术一般涉及半导体器件，更特别地涉及一种由于施压而具有提高的运行速度的半导体器件及其制造过程。
技术介绍
随着器件微型化技术的发展，现在能够制造栅极长度为100nm或者更小的非常微小且超高速的半导体器件。在这种非常微小且超高速的晶体管中，栅极正下方的沟道区域的面积相比传统半导体器件减小，并且电子或者空穴经过沟道区域的迁移率受到施加于这种沟道区域的应力的严重影响。因此，人们进行了各种尝试，以通过使施加于这种沟道区域的应力最佳化而提高半导体器件的运行速度。在使用硅衬底作为沟道区域的半导体器件中，空穴的迁移率通常小于电子的迁移率，因而在设计半导体集成电路中，提高P沟道MOS晶体管的运行速度尤其重要，在P沟道MOS晶体管中空穴用作载流子。利用这种P沟道MOS晶体管，我们知道通过将单轴压应力施加于沟道区域来提高载流子的迁移率，并且还提出使用图1的结构作为将压应力施加于沟道区域的方法。参考图1，在硅衬底1上经由栅极绝缘膜2形成有栅电极3，并且P型扩散区域1a和1b形成在该栅电极3横向两侧的硅衬底1中，由此限定沟道区域。此外，在栅极3的侧壁表面上形成侧壁绝缘膜3A和3B，以便再次覆盖硅衬本文档来自技高网...

【技术保护点】
一种半导体器件，包括：硅衬底，其中包含沟道区域；栅电极，经由栅极绝缘膜形成在相应于所述沟道的所述硅衬底上，所述栅电极在其各个相对的侧壁表面上具有一对侧壁绝缘膜；Ｐ型扩散区域的源极和漏极延伸区域，形成在所述栅电极横向两 侧的所述硅衬底中，以越过所述沟道区域而彼此相对；Ｐ型扩散区域的源极和漏极区域，形成在所述侧壁绝缘膜各自外侧的所述硅衬底中，并分别延续至所述源极和漏极延伸区域；以及一对ＳｉＧｅ混合晶体区域，形成在所述侧壁绝缘膜各自外侧的所述硅 衬底中，与所述硅衬底为外延关系，形成所述ＳｉＧｅ混合晶体区域，以使其分别被包括在...

【技术特征摘要】
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【专利技术属性】
技术研发人员：岛宗洋介，片上朗，畑田明良，岛昌司，田村直义，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]