纵型栅极半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了纵型栅极半导体装置及其制造方法。作为晶体管发挥作用的第一区域１１，具有：漏极区域１１１；本体区域１１２，形成在漏极区域１１１的上侧；源极区域１１３Ａ，形成在本体区域１１２的上侧；以及沟渠，形成在本体区域１１２且埋入有栅极电极１２０。在延伸于第二区域１２的本体区域１１２的上侧形成有源极区域１１３Ｂ。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有纵型栅极的半导体装置及其制造方法。
技术介绍
近年来，随着电子器械的低耗电化、高功能化及高速化，也要求附属于该器械的半导体装置的低耗电化及高速化等。为了响应这些要求，还要求一般在电子器械的DC-DC转换器中使用的半导体装置具有晶体管的接通电阻较小的特性。作为用以降低晶体管的接通电阻的方法之一，存在有将在每单位面积布置的晶体管密度增大的方法。具体地说，存在有在纵方向(垂直于衬底主面的方向)上布置半导体装置的栅极电极的方法。应用该方法的半导体装置为纵型栅极半导体装置。在纵型栅极半导体装置中，将栅极电极布置在纵方向上，且与该栅极电极的上部面对面地形成有源极区域。并且，与栅极电极的底部面对面地形成有漏极区域。而且，在纵型栅极半导体装置中，因将栅极电极布置在纵方向上，所以该纵型栅极电极的最上面与源极区域存在的硅区域表面大致存在于同一平面上。这样一来，当将共用电极连接在源极区域及本体接触区域时，存在有例如必须要用凸形状的绝缘膜覆盖纵型栅极电极上部，藉此方法，来防止源极区域或本体接触区域、与纵型栅极电极导通的问题。作为解决该问题的以往技术，存在有例如公开在特开2000-252468号公报中的技术。其是通过在彼此并列布置的多个纵型栅极半导体装置中，使各纵型栅极电极的最上面比源极区域存在的硅区域表面后退，且向纵型栅极电极上的凹部填充绝缘膜，来解决上述问题的。以下，参照附图对专利说明第2662217号公报或特开2000-252468号公报中公开的以往的纵型栅极半导体装置加以说明。附图说明图1(a)为示出了以往的纵型栅极半导体装置，具体地说，N沟道纵型栅极DMOS(双重扩散金属氧化物半导体)晶体管的剖面构造图。如图1(a)所示，在掺杂有N型(第一导电型)杂质的N+型半导体衬底即硅衬底1800上，利用外延生长法形成有外延层1810。外延层1810由N型漏极区域1811；形成在漏极区域1811上的P型本体区域1812；形成在本体区域1812上的N+型源极区域1813；以及形成为与源极区域1813邻接且杂质浓度高于本体区域1812的P+型本体接触区域1814构成。在外延层1810设置有贯穿源极区域1813及本体区域1812，且到达漏极区域1811上部的沟渠，同时，在该沟渠内部埋入有纵型栅极电极1820。纵型栅极电极1820的最上面低于源极区域1813存在的外延层1810的表面。此外，在上述沟渠内部的纵型栅极电极1820上侧填充有绝缘膜1830。此外，在漏极区域1811及本体区域1812的各自成为上述沟渠的垂直壁面的面与纵型栅极电极1820之间，夹有成为栅极绝缘膜的绝缘物质1840。此外，在外延层1810上设有共用连接在源极区域1813及本体接触区域1814的共用电极1850。图1(b)为示出了将图1(a)所示的MOSFET作为1个单元(1个单位)，将该MOSFET布置成阵列状的MOSFETs阵列的平面结构图。另外，图1(a)为图1(b)的A-A′线的剖面图。此外，在图1(b)中省略了纵型栅极电极1820、源极区域1813及本体接触区域1814以外的部件的图示。如上所示，图1(a)及(b)所示的以往的纵型栅极半导体装置的外延层(半导体层)1810，具有N型漏极区域1811；形成在漏极区域1811上的P型本体区域1812；以及在本体区域1812上相互邻接形成的N+型源极区域1813及P+型本体接触区域1814。此外，源极区域1813及本体接触区域1814的各表面成为半导体层1810的表面。此外，纵型栅极电极1820的上部与源极区域1813面对面，且纵型栅极电极1820的底部与漏极区域1811面对面。在具有以上结构的纵型栅极半导体装置中，由于绝缘膜1830防止源极区域1813或本体接触区域1814、与纵型栅极电极1820的导通，因此能够省略在将共用电极连接在源极区域1813和本体接触区域1814时所进行的通过绝缘膜覆盖纵型栅极电极1820上表面的工序。此外，由于绝缘膜1830的最上面、和源极区域1813存在的硅区域(半导体层1810)表面实质上存在于同一个平面上，能够在平坦的表面上实施之后的掩模工序，因此能够很容易地制造纵型栅极半导体装置。图2(a)及(b)为示出了在特开2000-252468号公报中所公开的其他以往纵型栅极半导体装置，具体地说，N沟道纵型栅极DMOS晶体管的剖面结构图。另外，图2(a)为示出了作为MOS晶体管发挥作用的第一区域的剖面图，图2(b)为示出了用以取得与该晶体管的本体区域电接触的第二区域的剖面图。如图2(a)所示，在第一区域中，掺杂有N型(第一导电型)杂质的N+型半导体衬底即硅衬底2800上形成有N型漏极区域2811。在漏极区域2811上形成有P型本体区域2812，且在本体区域2812上形成有N+型源极区域2813。在源极区域2813及本体区域2812设置有到达漏极区域2811上部的沟渠，且在该沟渠内部埋入有纵型栅极电极2820。纵型栅极电极2820的最上面低于源极区域2813存在的半导体层的表面。此外，在上述沟渠内部的纵型栅极电极2820上侧填充有绝缘膜2830。此外，在漏极区域2811及本体区域2812的各个成为上述沟渠的垂直壁面的面、与纵型栅极电极2820之间夹有成为栅极绝缘膜的绝缘物质2840。此外，在源极区域2813上设置有连接于源极区域2813的共用电极2850。另外，如图2(b)所示，第二区域除了设置有P+型本体接触区域2814来代替图2(a)所示的源极区域2813之外，具有与第一区域相同的剖面结构。图2(c)为示出了将图2(a)所示的第一区域与图2(b)所示的第二区域沿着纵型栅极电极2820，即栅极沟渠延伸的方向，成带状交互排列而成的MOSFETs阵列的平面结构图。另外，图2(c)中，省略了纵型栅极电极2820、源极区域2813及本体接触区域2814以外的部件的图示。如图2(c)所示，通过沿着各栅极电极2820(即各栅极沟渠)交替布置源极区域2813及本体接触区域2814，来构成带状的多个阵列。此外，各阵列被布置为邻接于栅极沟渠，且通过栅极沟渠而与其他阵列分离开。此外，如图2(c)所示，关于布置在栅极沟渠的侧方的阵列的纵向尺寸(栅极沟渠延伸方向上的尺寸)，源极区域2813具有相对较长的尺寸，本体接触区域2814具有相对较短的尺寸。即，作为晶体管发挥作用的第一区域的面积比作为本体接触发挥作用的第二区域的面积宽。在图2(a)～(c)所示的具有带状布局的其他以往的纵型栅极半导体装置中，与图1(a)及(b)所示的具有单元状布局的以往的MOSFETs阵列比较，能够进一步缩小栅极沟渠的间距。另外，在具有单元状布局的以往的MOSFETs阵列中，必须确保源极区域与电极(共用电极)的接触面积，而在栅极沟渠内，使形成在栅极电极上的绝缘膜的最上面低于源极区域存在的半导体层表面的技术，例如公开在特开2001-085685号公报或特开平11-103052号公报中。根据该技术，能够使源极区域与共用电极在栅极沟渠壁面及上述半导体层表面的各自的一部分中接触。但是，在上述具有单元状布局的以往的纵型栅极半导体装置中，当为了对应于微细化而欲谋求装置的小型化时，会产生源极区域的接触电阻增加的问题本文档来自技高网...

【技术保护点】
一种纵型栅极半导体装置，作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置，其特征在于：上述第一区域，具有：漏极区域，形成在上述漏极区域上侧的上述本体区域，形成在上述本体区域上侧的第一源极区域 ，和形成在上述第一源极区域及上述本体区域且埋入有栅极电极的沟渠；上述本体区域延伸于上述第二区域，并且在上述第二区域的上述本体区域上侧形成有与上述第一源极区域电连接的第二源极区域。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：沟口修二，山中光浩，郡司浩幸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]