导线架的内引脚具有金属焊垫的堆叠式芯片封装结构制造技术

本发明专利技术提供一种导线架的内引脚具有转接焊垫的堆栈式芯片封装结构，包含：一个由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成的导线架，其中芯片承座设置于多个相对排列的内引脚群之间，且与多个相对排列的内引脚群形成高度差；多芯片偏移堆栈结构，由多个芯片堆栈而成，多芯片偏移堆栈结构设置于芯片承座上且与多个相对排列的内引脚群形成电连接；以及封装体，包覆多芯片偏移堆栈结构及导线架并将多个外引脚群伸出于该封装体外；其特征在于导线架中的内引脚还被覆绝缘层且绝缘层上再选择性地形成多个金属焊垫。

【技术实现步骤摘要】

本专利技术涉及一种多芯片偏移堆栈封装结构，特别是涉及一种在导线架 的内引脚上设置有转接焊垫的多芯片偏移堆栈封装结构。
技术介绍
近年来，半导体的后段工艺都在进行三维空间(Three Dimension; 3D) 的封装，以期利用最少的面积来达到相对大的半导体集成度(Integrated) 或是内存的容量等。为了能达到此目的，现阶段已发展出使用芯片堆栈 (chip stacked)的方式来达成三维空间(Three Dimension; 3D)的封装。在公知技术中，芯片的堆栈方式将多个芯片相互堆栈于基板上，然后 使用打线的工艺(wire bonding process)来将多个芯片与基板连接。图1A 为公知的具有相同或是相近芯片尺寸的堆栈型芯片封装结构的剖面示意 图。如图1A所示，公知的堆栈型芯片封装结构100包括电路基板(package substrate) 110、芯片120a、芯片120b、间隔物(spacer) 130、多条导线 140与密封剂(encapsulant) 150。电路基板110上具有多个焊垫112，且 芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫122a与 122b以周围型态(peripheral type)排列于芯片120a与120b上。芯片120a 系设置于电路基板IIO上，且芯片120b通过间隔物130而设置于芯片120a 的上方。导线140的两端通过打线工艺而分别连接于焊垫112与122a，以 使芯片120a电连接于电路基板110。而其它部分导线140的两端亦通过打 线工艺而分别连接于焊垫112与122b,以使芯片120b电连接于电路基板 110。至于密封剂150则设置于电路基板110上，并包覆这些导线140、芯 片120a与120b。由于焊垫122a与122b以周围型态排列于芯片120a与120b上，因此芯片120a无法直接承载芯片120b，是以公知技术必须在芯片120a与120b 之间设置间隔物130，使得芯片120a与120b之间相距适当的距离，以利 后续的打线工艺的进行。然而，间隔物130的使用却容易造成公知堆栈型 芯片封装结构100的厚度无法进一步地縮减。另外，公知技术提出另一种具有不同芯片尺寸的堆栈型芯片封装结 构，其剖面示意图如图1B所示。请参照图1B，公知的堆栈型芯片封装结 构IO包括电路基板(package substrate) 110、芯片120c、芯片120d、多 条导线140与密封剂150。电路基板110上具有多个焊垫112。芯片120c 的尺寸大于芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊 垫122c与122d，其中焊垫122c与122d以周围型态(peripheral type)排列 于芯片120c与120d上。芯片120c设置于电路基板110上，且芯片120d 设置于芯片120c的上方。部分导线140的两端通过打线工艺(wire bonding process)而分别连接于焊垫112与122c,以使芯片120c电连接于电路基 板110。而其它部分导线140的两端亦通过打线工艺而分别连接于焊垫112 与122d,以使芯片120d电连接于电路基板110。至于密封剂150则设置 于电路基板110上，并包覆这些导线140、芯片120c与120d。由于芯片120d小于芯片120c，因此当芯片120d设置于芯片120c上 时，芯片120d不会覆盖住芯片120c的焊垫122c。但是当公知技术将多个 不同尺寸大小的芯片以上述的方式堆栈出堆栈型芯片封装结构10时，由 于越上层的芯片尺寸必须越小，是以堆栈型芯片封装结构10有芯片的堆 栈数量的限制。在上述两种传统的堆栈方式中，除了有图IA使用间隔物130的方式， 容易造成堆栈型芯片封装结构IOO的厚度无法进一步地縮减的缺点以及图 1B，由于越上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会 受到限制的问题之外；还由于堆栈型芯片封装结构上的芯片设计日益复杂 而使得芯片上的电路连接必须跳线或跨线，进而在工艺上产生出的问题， 例如因为进行造型(molding)而注入高压的模流时，可能会造成这些 相互跳线或跨线的金属导线产生位移而造成短路，使得堆栈型芯片封装结 构的产能或是可靠度可能会降低。
技术实现思路
有鉴于专利技术背景中所述的芯片堆栈方式的缺点及问题，本专利技术提供一 种使用多芯片偏移堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三 维空间的封装结构。本专利技术的主要目的在于提供一种在导线架中的内引脚上再设置多个 金属焊垫的结构来进行多芯片偏移堆栈封装的结构，使其通过增加了内 引脚上设置多个金属焊垫的结构而具有较佳的电路设计弹性及较佳的 可靠度。本专利技术的另一主要目的在于提供一种在导线架中设置汇流架的结构 来进行多芯片偏移堆栈封装的结构，使其通过增加汇流架的结构而具有 较佳的电路设计弹性及较佳的可靠度。据此，本专利技术提供一种导线架的内引脚上具有转接焊垫的堆栈式芯片 封装结构，包含 一个由多个相对排列的内引脚群、多个外引脚群以及芯 片承座所组成的导线架，其中芯片承座设置于多个相对排列的内引脚群之 间，且与多个相对排列的内引脚群形成高度差；多芯片偏移堆栈结构，由 多个芯片堆栈而成，多芯片偏移堆栈结构设置于芯片承座上且与多个相对 排列的内引脚群形成电连接；以及封装体，包覆多芯片偏移堆栈结构及导 线架并将多个外弓I脚群伸出于该封装体外；其特征在于导线架中的内引脚 还被覆绝缘层且绝缘层上再选择性地形成多个金属焊垫。本专利技术接着提供一种内引脚上具有转接焊垫的导线架结构，由多个呈 相对排列的内引脚群、多个外引脚群以及芯片承座所组成，芯片承座设置 于多个相对排列的内引脚群之间且与该多个相对排列的内引脚群形成高 度差，其特征在于内引脚局部被覆绝缘层且该绝缘层上选择性地形成多个 金属焊垫。本专利技术接着再提供一种导线架结构，由多个内引脚与多个外引脚所构 成，内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，第一 内引脚群与第二内引脚群的末端以间隔相对排列，第一 内引脚群具有沉置 结构而形成第一内引脚群的末端位置与第二内引脚群的末端位置具有不 同的垂直高度，其特征在于第一 内弓I脚群或第二内弓I脚群或是该第一 内弓I 脚群与第二内引脚群等的末端附近处，局部被覆绝缘层且该绝缘层上选择性地形成多个金属焊垫。附图说明图1A、 IB为已有技术的示意图2A为本专利技术的芯片结构的俯视图2B为本专利技术的芯片结构的剖视图2C~E为本专利技术的多芯片偏移堆栈结构的剖视图3A~C为本专利技术的重设置层制造过程的示意图4A~B为本专利技术的重设置层中的焊线接合区的剖视图5A~C为本专利技术的具有重设置层的多芯片偏移堆栈结构的剖视图6为本专利技术的多芯片偏移堆栈结构封装的俯视图7A 7B为本专利技术的多芯片偏移堆栈结构封装的另一实施例的俯视图8A 8B为本专利技术的多芯片偏移堆栈结构封装的另一实施例的俯视图9A 9B为本专利技术的多芯片偏移堆栈结构封装的再一实施例的俯视图10为本专利技术图6的多芯片偏移堆栈结构封装的剖视图； 图11为本专利技术的多芯片偏移堆栈结构封装的一实施例的剖视图； 图12为本专利技术的多芯片偏移堆栈结构封装的另一实施例的剖视图； 图13为本发本文档来自技高网...

【技术保护点】
一种导线架的内引脚上具有转接焊垫的堆栈式芯片封装结构，其特征是包含：导线架，由多个相对排列的内引脚群、多个外引脚群以及芯片承座所组成，其中上述芯片承座系设置于该多个相对排列的内引脚群之间，且与该多个相对排列的内引脚群形成高度差； 多芯片偏移堆栈结构，由多个芯片堆栈而成，上述多芯片偏移堆栈结构设置于该芯片承座上且与上述多个相对排列的内引脚群形成电连接；及封装体，包覆上述多芯片偏移堆栈结构及上述导线架，上述多个外引脚群伸出于上述封装体外；其中上述导线 架中的内引脚的局部位置上还被覆绝缘层且上述绝缘层上选择性地形成多个金属焊垫。

【技术特征摘要】

【专利技术属性】
技术研发人员：沈更新，杜武昌，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]