本发明专利技术的半导体装置，即使将源极区域及漏极区域硅化，也可以尽可能地抑制漏电流。其特征在于具备：具有半导体区域的硅基板；和第１ＭＯＳＦＥＴ。第１ＭＯＳＦＥＴ具有：与半导体区域有间隔地形成的源极／漏极区域；在源极区域和漏极区域之间的半导体区域上形成的绝缘膜；在绝缘膜上形成的栅极电极；在栅极电极的侧部形成的侧壁绝缘膜；单结晶硅层，在第１源极／漏极区域上形成，至少具有成为｛１１１｝面的表面；ＮｉＳｉ层，至少在单结晶硅层的｛１１１｝面上形成，且具有与侧壁绝缘膜接触的部分，该部分与单结晶硅层的界面是单结晶硅层的｛１１１｝面；以及与ＮｉＳｉ层接触的第１ＴｉＮ膜。
【技术实现步骤摘要】
0001本专利技术涉及具备MOSFET的。
技术介绍
0002以高频移动通信的惊人普及为代表，借助超高速高功能半导体装 置的实现，社会生活的信息化正在明显地进行中。与此同时，对它们 中采用的各个半导体元件的高速化、微细化、大规模集成化、单芯片 化的要求也随着时间而增加。但是，在考虑作为这些半导体元件的主 要构成要素的MOSFET的微细化、高速化时，伴随有各种困难。0003例如，随着MOSFET的沟道长度即栅极电极长度的缩小，阈值 电压降低(短沟道效应)。若形成与半导体电路的设计时意图的阈值 电压不同的元件，则引起与设计意图不同的元件动作，损害整个电路 的功能。而且，由于阈值电压依存于栅极电极的加工尺寸，即使是少 量的加工偏移，也不可能获得目标特性的元件，在需要大量的均一元 件的半导体电路如DRAM ( Dynamic Random Access Memory: 动态 随机存取存储器)的制造中，非常不方便。0004这样的短沟道效应，是由MOSFET的源极电极及漏极电极部分中的电场失真随着沟道长度的缩小而影响到沟道部分中央的附近而导致的。该影响可以通过使源极区域及漏极区域形成的pn结的结位置 接近半导体表面，即，使pn结"变浅"来避免。但是，若只是使pn结变 浅，则由此构成的源极电极及漏极电极的电阻增大，阻碍在元件中传 递的信号的高速传达。0005为了应对该问题而实现源极电极及漏极电极的低电阻化，将源极 区域及漏极区域的上部的一部分与金属化合(硅化(silicide化))。 作为用于进行硅化的金属种类，使用Co、 Ti、 Ni这样的元素。这些元 素中，在采用细线形状时不会观察到电气电阻的上升(细线效应)、 可以与微细化LSI对应的硅化用金属种类是Ni。 Si和Ni的金属化合反 应(硅化反应)可以以低于CoSi2的形成温度即80(TC的温度45(rC进行， 此时，形成作为低电气电阻相的称为NiSi的相。NiSi相若进一步执行 高温的热处理，则在750'C左右转移到电气电阻高的称为NiSi2的最终 相。用于LSI时，形成电阻率小的MSi相。0006但是，形成低电阻相的MSi后，为了获得该硅化层和金属布线的 电气接合，必须进行50(TC、 90分左右的低温热处理，但是此时，报 告发生了Ni原子急速扩散，仅通过该热处理就达到140nm的深度的状 况(例如，参照M. Tsuchiaki， Jpn. J. Appl. Phys. ， Vol. 43， p. 5166 (2004 ))。0007这样，金属原子的高速扩散不可避免地在金属和硅的接触面进 行。通过深度侵入硅基板的金属原子，在硅禁带中，形成导致漏电流 产生的能级。当然，若在源极区域及漏极区域的结部分形成能级，则 在此产生漏电流。电流经由源极区域及漏极区域的结而漏出后，元件 的动作受损，在DRAM等的存储元件中，写入的信息丢失，半导体装 置的本来的功能丧失。0008为了应对这样的问题，以往采用在要形成源极电极及漏极电极 的半导体基板的表面部分，选择性地追加形成半导体物质(例如硅)， 使该区域的表面移动到原来的半导体表面即形成了沟道的面的上方， 经由该追加形成的表面，进行源极区域及漏极区域的pn结的形成及硅 化层的形成，从而使结的位置相对于本来的半导体表面即形成了沟道 的面而言较浅，但相对于追加形成的表面则较深，从而可确保形成源 极区域及漏极区域的电极部分的厚度(扩散层的厚度)这样的高架源 极/漏极法(Elevated source drain method )。这才羊的选择硅生长是 可以采用外延生长法来实现的。0009但是，在与栅极电极邻接的区域，选择硅生长膜的膜厚变薄。因 而，从沉积了金属的层到结面的最短距离由该部分决定，即使如何加 厚选择硅生长膜，抑制结漏电流的功能也有限。0010结果，若在栅极电极的附近形成的结极浅的源极/漏极扩展区域 上追加形成硅层并将其硅化，则立即产生大的结漏电流。因此，无法 在源极/漏极扩展区域上形成金属化合层，该部分的电气电阻变得非 常高，产生大的电位降。即，对元件施加的电位无法充分传达到沟道部分，妨碍高驱动力的MOSFET的实现。0011另外，为了切断到半导体基板的结漏电流，提出了用于实现SOI (Silicon On Insulator:绝缘体上硅)构造的LSI电路的制造。但是， 即使在该场合，为了实现源极电极及漏极电极的低电阻化，在必须将 源极区域及漏极区域的上部的一部分与金属化合(硅化)这一点上没 有改变。此时，金属原子的高速扩散不可避免地在金属和硅的接触面 进行，因此，若金属原子浸润于沟道部分，则当然会损害由栅极电极 控制沟道电流的能力，不再如所期望那样地适于切断沟道电流，半导 体装置的本来的功能丧失。0012从而，为了避免结漏电流的发生，确立在与栅极电极邻接的区域 中抑制金属原子从硅化层放出的新方法成为必要的课题。0013如以上所详细说明，随着元件的微细化，为了使源极区域及漏极 区域的结位置保持较浅且抑制源极电极及漏极电极的电气电阻，必须 将其硅化，但是，难以抑制形成硅化的金属原子的高速扩散和其引起 的结漏电流，或者源极区域和漏极区域间的沟道漏电流
技术实现思路
0014本专利技术是考虑了上述情况而提出的，其目的是提供即使将源极 区域及漏极区域硅化，也可以尽可能地抑制漏电流的半导体装置及其 制造方法。0015本专利技术第l方式的半导体装置，其特征在于，具备具有第l导电 型的第l半导体区域的硅基板；和第IMOSFET，该第IMOSFET具有 与上述第l半导体区域有间隔地形成的第2导电型的第l源极/漏极区 域；在上述第l源极区域和上述第l漏极区域之间的上述第l半导体区 域上形成的第l绝缘膜；在上述第l绝缘膜上形成的第l栅极电极；在 上述第l栅极电极的侧部形成的第l侧壁绝缘膜；笫l单结晶硅层，在 上述第l源极/漏极区域上形成，至少具有成为{111}面的表面；第 lMSi层，至少在上述第l单结晶硅层上形成，且具有与上述第l侧壁绝 缘膜接触的部分，上述部分与上述第l单结晶硅层的界面是上述第l单 结晶硅层的{111}面；以及与上述第lMSi层接触的第lTiN膜。0016另外，本专利技术第2方式的半导体装置，其特征在于，具备具有 第l导电型的第l半导体区域的硅基板；和第IMOSFET，该第 IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的 第l源极/漏极区域；在上述第l源极区域和上述笫l漏极区域之间的上述第l半导体区域上形成的第l绝缘膜；在上述第l绝缘膜上形成的 第l栅极电极；在上述第l栅极电极的侧部形成的第l侧壁绝缘膜；第l 单结晶硅层，在上述第l源极/漏极区域上形成，设有达到上述第l源 极/漏极区域的多个第l沟，上述第l沟的侧面成为面；上述 第l单结晶硅层的至少{111}面上形成的第lMSi层；以及与上述第 1NiSi层接触的第1TiN膜。0017另外，本专利技术第3方式的半导体装置，其特征在于，具备具有 第l导电型的第l半导体区域的硅基板；和第IMOSFET，该第 IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的 第l源极/漏极区域；在上述第l源极区域和上述第l漏极区域之间的 上述第l半导体区域上形成的本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备： 具有第１导电型的第１半导体区域的硅基板；和第１ＭＯＳＦＥＴ， 该第１ＭＯＳＦＥＴ具有： 与上述第１半导体区域有间隔地形成的第２导电型的第１源极／漏极区域； 在上述第１源极区域和上述第１漏极区域之间的上述第１半导体区域上形成的第１绝缘膜； 在上述第１绝缘膜上形成的第１栅极电极； 在上述第１栅极电极的侧部形成的第１侧壁绝缘膜； 第１单结晶硅层，在上述第１源极／漏极区域上形成，至少具有成为｛１１１｝面的表面； 第１ＮｉＳｉ层，至少在上述第１单结晶硅层上形成，且具有与上述第１侧壁绝缘膜接触的部分，上述部分与上述第１单结晶硅层的界面是上述第１单结晶硅层的｛１１１｝面；以及 与上述第１ＮｉＳｉ层接触的第１ＴｉＮ膜。
【技术特征摘要】
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【专利技术属性】
技术研发人员：土明正胜，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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