用于Si和金属纳米晶体成核的等离子体表面处理制造技术

本发明专利技术公开了用于Ｓｉ和金属纳米晶体成核的等离子体表面处理。本发明专利技术提供了诸如非易失性存储器件的一种器件及用于在集成处理工具中形成该器件的方法。该方法包括在衬底上沉积隧道氧化物层，将该隧道氧化物层暴露于等离子体，以便该等离子体改变该隧道氧化物的表面和近表面的形态以形成改性近表面。随后在该隧道氧化物的该改性表面上沉积纳米晶体。

【技术实现步骤摘要】

本专利技术的实施例一般涉及半导体器件、用于形成半导体器件的方法、以及 用作非易失性存储器的半导体器件。
技术介绍
闪存己经被广泛用于诸如移动电话、个人数字助理(PDA)、数码相机、 MP3播放器、USB器件等的大范围电子应用的非易失性存储器。由于闪存被 常将用作用于存储大量信息的便携记录器件，因此非常希望减小的功率消耗和 元件尺寸，以及增加的操作速度。闪存器件通常包括用于存储电荷的在隧道氧化物上的浮栅电极和用于容 纳电荷的相当厚的电介质氧化物围绕(oxide surrounding)。为了减小氧化物围 绕的所需厚度，已经建议用纳米晶体取代位于隧道氧化物上的浮栅电极。然而， 仍然存在对于用于获得在隧道氧化物上更加有效且均匀地沉积纳米晶体的方 法的需求。
技术实现思路
本专利技术提供了一种用于在集成处理工具中形成器件的装置和方法。在一个 实施例中，方法包括在衬底上沉积隧道氧化物层，将该隧道氧化物层暴露于等 离子体，以便该等离子体改变该隧道氧化物的表面和近表面的形态以形成改性 表面，以及在该隧道氧化物的该改性表面上沉积纳米晶体。随后可以沉积封装 电介质材料，然后在该衬底上沉积控制栅极材料。相似地，如果将要形成多层 纳米晶体，可以在沉积下一层纳米晶体之前处理该封装电介质的底部。可以将 隧道氧化物层沉积成厚度在大约2 nm与大约10 nm之间，同时等离子体改性 近表面可以具有在大约0.5 nm与大约2 nm之间的厚度。可以通过将射频(RF) 场施加到等离子体气体并同时保持小于大约30 eV的等离子体离子能量将隧道氧化物层暴露于等离子体，来形成等离子体改性近表面。在一个实施例中，等离子体离子能量可以是大约5 eV到大约15 eV。在一个实施例中，等离子体 改性近表面具有大约1 nm的厚度。在另一个实施例中，一种制备非易失性存储器件的方法包括在衬底上沉积 隧道氧化物层，通过将RF场施加到等离子体气体并同时保持小于大约30 eV 的离子能量将该隧道氧化物层暴露于等离子体，以便该等离子体改变该隧道氧 化物的表面和近表面的形态。该方法还包括在该隧道氧化物的该改性表面上沉 积硅纳米晶体、硅锗纳米晶体、和金属纳米晶体中的至少一种，在该衬底上沉 积封装电介质材料，在该衬底上沉积控制栅极材料，以及在沉积纳米晶体和沉 积封装电介质材料中的至少一个步骤之前对衬底进行退火。在另一个实施例中，提供了一种非易失性存储器件。该器件包括衬底，沉 积在该衬底上的具有在大约2 nm与大约10 nm之间的厚度的隧道氧化物层， 在其中该隧道氧化物层的近表面区域包括具有在大约0.5 nm与大约2.0 nm之 间的厚度的等离子体处理隧道氧化物，沉积在该近表面区域上的硅纳米晶体、 硅锗纳米晶体、和金属纳米晶体中的至少一种，沉积在硅纳米晶体和金属纳米 晶体中的至少一种之上的封装电介质材料，以及沉积在该封装电介质材料之上 的控制栅极材料。附图说明为了可以详细地理解本专利技术的上述特征，参照附图中示出的某些实施例给 出对上面概述的本专利技术的更加详细的描述。然而，需要注意的是，附图仅示出 本专利技术的典型实施例，由于本专利技术可能允许其它等效实施例，因此不能认为附 图限制了本专利技术的范围。图1示出根据本专利技术的一个实施例的闪存单元的片段的二维框图2示出可以用于实施本专利技术的一个实施例的示例性集成半导体衬底处 理系统的示意平面图3示出可以用于实施本专利技术一个实施例的示例性等离子体室的示意平 面图4示出图3的等离子体室的另一个示意平面图5示出根据本专利技术的一个实施例的沉积处理的工艺流程图；图6A-6E示出根据本专利技术的一个实施例的衬底结构的示意横截面图。具体实施例方式本专利技术提供了诸如用于非易失性存储器器件的一种器件和用于在集成处 理工具中形成该器件的方法。该方法包括在衬底上沉积隧道氧化物层，将该隧 道氧化物层暴露于等离子体，以便该等离子体改变该隧道氧化物的表面和近表 面的形态以形成等离子体改性近表面。随后在该隧道氧化物的改性表面上沉积 纳米晶体。图1示出根据本专利技术的一个实施例的闪存单元100的片段的二维框图。单 元100可以包括在其上可以布置隧道氧化物层103的衬底101。隧道氧化物层 103可以包括等离子体处理近表面区域105。可以在等离子体处理近表面区域 105上布置硅基、硅锗基、或金属基纳米晶体107。可以由封装电介质层109 封装纳米晶体107。可以在封装电介质层109之上布置控制栅极111。图2示出可以将其配置成实施本专利技术的一个实施例的示例性集成半导体 衬底处理系统200的示意平面图。集成系统200的实例给出可从加利福尼亚州 Santa Clara市的应用材料有限公司(Applied Materials, Inc.)获得的 CENTURA⑧集成工具的修改。预计在诸如PRODUCER⑧和ENDURA⑧集成工 具或可从其它制造商获得的工具的具有耦合到其上的必需处理室的其它工具 中实施这里描述的方法。处理系统200包括真空密封处理平台201、工厂界面(factory interface) 204、和系统控制器202。平台201包括耦合到真空衬底传递室203的多个处 理室214A-D和加载互锁室206A-B。由加载互锁室206A-B将工厂界面204耦 合到传递室203。在某些实施例中，工厂界面204包括至少一个坞站207和用于辅助传递衬 底的至少一个工厂界面机械手138。将坞站207配置成容纳一个或几个前开口 晶片盒(FOUP)。在图2的实施例中示出四个FOUP205A-D。将工厂界面机 械手138配置成将衬底从工厂界面204传递到用于通过加载互锁室206A-B处 理的处理平台201。加载互锁室206A-B的每一个具有耦合到工厂界面204的第一端口和耦合 到传递室203的第二端口。将加载互锁室206A-B耦合到压力控制系统(未示出)，该压力控制系统将室206A-B抽空和排气，以便辅助在传递室203的真 空环境与工厂界面204的基本周围的(例如大气)环境之间传递衬底。传递室203具有布置在其中的真空机械手213。真空机械手213能够在加 载互锁室206A-B与处理室214A-D之间传递衬底221。在某些实施例中，传 递室203可以包括在其中构建的冷却站，用于在系统200中传递衬底221时辅 助冷却衬底221。在某些实施例中，耦合到传递室203的处理室214A-D可以包括化学气相 沉积(CVD)室214A-B、等离子体室214C (诸如去耦等离子体氮化(DPN) 室)、和快速热处理(RTP)室214D。 CVD室214A-B可以包括不同类型的 CVD室，诸如热化学气相沉积(热CVD)处理、低压化学气相沉积(LPCVD)、 金属-有机物化学气相沉积(MOCVD )、等离子体增强化学气相沉积(PECVD )、 亚常压化学气相沉积(SACVD)等等。可选地，根据处理需求，可以将不同 处理室，至少包括一个原子层沉积(ALD)、 CVD、物理气相沉积(PVD)、 DPN或RTP室，可互换地整合到系统200中。除了其它制造商，可从应用材 料(Applied Materials)有限公司获得适合的ALD、 CVD、 PVD、 DPN、 RTP、 和MOCVD处理室。在某些实施例中，可以将可选服务室(如21本文档来自技高网...

【技术保护点】
一种处理衬底的方法，包括：　在衬底上沉积隧道氧化物层；　将所述隧道氧化物层暴露于等离子体，其中所述等离子体改变所述隧道氧化物的形态，以形成所述隧道氧化物的改性表面和改性近表面；以及　在所述隧道氧化物的该改性表面上沉积纳米晶 体。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：菲利普艾伦克劳斯，克里斯托弗肖恩奥尔森，肖恩迈克尔索特，李明，
申请(专利权)人：应用材料股份有限公司，
类型：发明
国别省市：US[美国]