半导体场效应晶体管、存储器单元和存储器设备制造技术

由半导体材料的第一导电带（１０）所形成的半导体设备（１；３８；４８）；半导体材料的控制栅极区域（７；３５；５５），其面对第一导电带的沟道部分（５ｃ）；隔离区域（６；３２；５２），其被布置在第一导电带与控制栅极区域之间。第一导电带（１０）包括：导电线（５），其具有第一导电类型；控制线（４），其具有第二导电类型，导电线（５）和控制线（４）被布置为彼此相邻并且彼此电接触，导电线（５）形成沟道部分（５ｃ）、被布置在沟道部分的相对侧的第一导电部分（５ａ）和第二导电部分（５ｂ）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及场效应电子设备，形成晶体管、存储器单元以及设备阵列。
技术介绍
已知的是，市场需要能够存储越来越多数据量的大容量存储器。因此， 一段时间以来，研究一直致力于减小各个单元的尺度，从而使得能够将越来越多数量的单元集成在单个i殳备中。另一种已知的解决方案在于尝试 通过使用多M储技术(所谓的电增强)在单个单元中存储越来越多数 量的比特。然而，这两种解决方案都具有既与理论限制有关的限制，又与^Li史计 成使得能够将数据输入存储器阵列/从存储器阵列输出的存储器阵列和电 路的设计困难有关的限制。其它已知的解决方案设想在与传统使用的、包括行和列的平面垂直的 方向上开发单元.特别地，已经提出了三维存储器阵列，其由叠加的单元 级所形成，并且因此还被提供有第三维度。关于此点，US-A-6,034，882公开了一种三维阵列，其中，存储器单 元被布置在不同级上，并且由与相变元件串联的选择元件来形成。选择元 件例如由PN 二级管、肖特基(Schottky) 二级管、Zener 二级管、SCR、 双极型晶体管或场效应晶体管形成。相变元件例如由介电材料或者非晶硅 或多晶硅的熔断器、铁电电容器、或Hall效应设备形成。因此，存储器 阵列由一次性可编程单元(OTP设备)的^fr格来形成。这种设备因此不 适合于其中必须能够对单元进行多次擦除和重写的大容量存储应用。US-A-6， 501， lll还描述了一种三维存储器阵列，可以基于使用硫化 物(calcogenide )、通过利用作为基本单元的相变电阻来对该三维存储器 阵列进行电编程。因此，这种解决方案使用不同于用来制造电子存储器的 经典技术的技术，该解决方案要求使用半导体工业中不常用的特定材料，并且因此显现出仍然不知道的成本和可靠性级别.最后，US 6，940，109 B2描述了一种由晶体管或存储器单元形成的三 维结构，其包括多个级，每个级由多个平行的线来形成，每一线与在其之 下的级的线以及在其之上的级的线相垂直而延伸。在存储器阵列的情况 下，每一线由堆叠的层所形成，基本上包括底部介电层，其容纳多个沟 道区域，每个沟道区域面对下方的级的两个线，并且在其各端与下方的级 的两个线电接触； 一系列中间电荷存储层；以及一系列顶部导电层，其与 上方的级的沟道区域电接触。与上方的级的沟道区域电接触的下方的级的 两个相邻的线因此构成存储器单元的源极和漏极区域，而上方的级的顶部 导电层形成同一单元的栅极.此外，形成给定级的单元的栅极的顶部导电 层还形成上方的级的单元的源极和漏极区域。这样，每个存储器单元被形成为跨过两个级，并且包括至少三个线 两个底部线，即源极和漏极线，以及一个顶部线，即栅极线。因此，即使该结构能够显著增加每单位区域的单元的密度，也不能有 效地利用可用的层。此外，在不同层的排列方面，尤其是至底部线，即源 极和漏极线的沟道区域的各端的排列方面的实践中的困难，使得实际制造 十分困难，需要高的制造容限，这部分地抵消了所获得的空间方面的益处， 因而在实践中导致难以制造该阵列。
技术实现思路
因此，本专利技术的目的在于提供能够克服已知解决方案的缺点的设备、存储器单元和存储器阵列。根据本专利技术，分别提供如权利要求1和12所限定的半导体设备和半 导体设备阵列。附图说明为了理解本专利技术，现参照附图仅通过非限定性实例的方式来描述本发 明的一些优选实施例，其中图la是半导体材料的主体的截面图，示出了根据本专利技术一个方面的 晶体管的结构；图lb示出了图la的晶体管的等效电路；7图2示出了由根据图la的晶体管所形成的平面阵列的透视图3示出了由图la的晶体管所形成的三维多晶体管结构的透视图3a示出了图3的三维多晶体管结构的变形；图4a是半导体材料的主体的截面困，示出了根据本专利技术第二方面的 存储器单元的结构；图4b示出了图4a的存储器单元的等效电路；图5示出了由根据图4a的存储器单元所形成的平面存储器阵列的透 视图6U于图5的平面结构的三维存储器阵列的透视图7a是半导体材料的主体的截面图，示出了根据本专利技术第三方面的 存储器单元的结构；图7b表示图7a的存储器单元的等效电路；图8示出由根据图7a的存储器单元所形成的平面存储器阵列的透视 图；和图9示出了基于图8的平面结构的三维存储器阵列的透视图。具体实施例方式图la示出了才艮据本专利技术第一方面的晶体管1的结构。晶体管1形成在半导体材料2的主体中，该主体包括由硅衬底2、厚 氧化物层3、本体(bulk)区域4、导电区域5、栅极氧化物区域6以及 栅极区域7所形成的堆叠。本体区域4优选地是P-型的多晶硅，具有例 如70nm的厚度，导电区域5优选地是N+型的多晶硅，具有例如50nm 的厚度.本体区域4和导电区域5形成第一导电带10。栅极区域7由第 二导电带17形成，如图2的透视图所示，图2涉及晶体管阵列。栅极氧 化物区域6具有与当前在标准CMOS工艺中使用的栅极氧化物区域相似 的结构和厚度，栅极区域7是具有N+或P掺杂的多晶硅，如在标准MOS 设备中那样'在桐h恢区域7的笫一侧(在图中的左边)，导电区域5连接到漏极端 子D,在此其形成第一导电区域5a;而在栅极区域7的笫二侧(在图中 的右边)，导电区域5连接到源极端子S,在此其形成第二导电区域5b。导电区域5的、在栅极区域7的下面且在第一导电区域5a与第二导电区 域5b之间的部分形成沟道区域5c。如可以注意的那样，本体区域4在导 电区域5a、 5b和沟道区域5c下面以连续方式延J申。本体区域4连接到本体端子B，栅极区域7连接到栅极端子G。图lb示出了图la的晶体管1的等效电路，在图lb中还示出了分别 被施加到本体端子B、栅极端子G、漏极端子D和源极端子S的电压Vb、 Vg、 Vd和Vs.晶体管1是^，，型的，其中，在栅极端子上没有电压并且本体区域 接地的情况下，阈值电压VthO为负，其值与N型掺杂级别以及导电区域 5的厚度相关(例如，在指定厚度的情况下，可以调整掺杂，使得V仇O--1.5V)。在此情况下，导电区域5作为电流导体工作，并且^f吏得电流能够 在漏极端子D与源极端子S之间通过。反之，将具有阈值电压以下的值 的负电压施加到漏极端子G,导致沟道区域5c的耗尽，并且因此导致其 夹断，在此情况下，晶体管1断开。可以通过经由主体端子B将具有负值的电压(以下称为本体电压Vb ) 施加到本体区域4来修改晶体管1的阚值电压。在此情况下，事实上，考 虑到体效应，晶体管1的阈值电压V仇变为Vth = VthO+f(Vb)，其中，f(Vb)是本体电压Vb的(已知)函数，并且是正值。特别地，在栅 极端子G没有电压的情况下，如果> |则阈值电压Vth为负；反之，如果则阈值电压Vth为正.在后一种情况下，晶体管l一fcl断开的(其中，Vg = 0V)，并且仅 当栅极电压Vg超过阈值电压Vth时才接通，这类似于标准的增强型晶体 管。这样，晶体管l具有两个不同的控制区域，即栅极区域7和本体区域 4，这两个控制区域可以以二者择一的方式使用，或者组合地使用，以获 得沟道区域5c的夹断。可以简单地通过以下操作来制造图la的晶体管1:构建层2-4的堆叠， 例如在村底2的顶部沉积厚氧化物层3、 P型的第一多晶硅层，从而形 成本体区域4;然后沉本文档来自技高网...

【技术保护点】
一种半导体设备（１；３８；４８），包括：　－半导体材料的第一导电带（１０）；　－半导体材料的控制栅极区域（７；３５；５５），其面对第一导电带的沟道部分（５ｃ）；　－隔离区域（６；３２；５２），其被布置在第一导电带与控制栅极区域之间；　其中，第一导电带（１０）包括第一导电类型的导电线（５）和第二导电类型的控制线（４），所述导电线（５）和控制线（４）相邻，并且彼此电接触，其中，所述导电线（５）包括所述沟道部分（５ｃ）、被布置在所述沟道部分的相对侧的第一导电部分（５ａ）和第二导电部分（５ｂ）。

【技术特征摘要】
【国外来华专利技术】1. 一种半导体设备(1；38；48)，包括-半导体材料的第一导电带(10)；-半导体材料的控制栅极区域(7；35；55)，其面对第一导电带的沟道部分(5c)；-隔离区域(6；32；52)，其被布置在第一导电带与控制栅极区域之间；其中，第一导电带(10)包括第一导电类型的导电线(5)和第二导电类型的控制线(4)，所述导电线(5)和控制线(4)相邻，并且彼此电接触，其中，所述导电线(5)包括所述沟道部分(5c)、被布置在所述沟道部分的相对侧的第一导电部分(5a)和第二导电部分(5b)。2. 如权利要求1所述的设备，还包括第一偏置装置和第二偏置装 置(G， B)，其被配置成将相应的控制电压提供给所述控制栅极区域(7; 35; 55)以及所述控制线U)，使得在所述设备的第一操作^Ht下产生所 述沟道部分(5c)的夹断以及所述第一导电部分和第二导电部分(5a， 5b) 之间的电中断，并且使得在所述设备的第二操作条件下保持所述第一导电 部分与第二导电部分(5a， 5b)之间的电连续性。3. 如权利要求1或2所述的设备，其中所述导电线(5)和控制线U) 彼此接近。4. 如权利要求l-3中的任一项所述的设备，其中，所述导电线(5) 和控制线(4)彼此重叠。5. 如权利要求l-4中的任一项所述的设备，包括半导体主体(2) 和介电层(3),该介电层(3)被布置在所述半导体主体(2)与所述第一 带(10)之间。6. 如权利要求1-5中的任一项所述的设备,其形成场效应晶体管(1 )。7. 如权利要求l-5中的任一项所述的设备，其形成存储器单元(38;48 )o8. 如权利要求7所述的设备，其中所述存储器单元(38; 48)包括: 隔离的栅极区域(31; 51)，其合并所述隔离区域(32; 53)，并且被布置 在所述控制栅极区域(35; 55)与所述沟道部分(5c)之间。9. 如权利要求8所述的设备，其中所述隔离的栅极区域包括半导体 材料的浮置栅极区域(31; 51)。10. 如权利要求8所述的设备，其中所述浮置栅极区域(31; 51)包 括从氮化硅、硫化物、由彼此分离的微米粒/纳米粒所形成的多晶珪之 中选择的材料的层(33; 53)。11. 如权利要求1-10中的任一项所述的设备，包括:控制栅极区域(7; 35; 55)，其属于相对于所述笫一导电带(10)橫向延伸的第二导电带(7)。12. 如权利要求l-ll中的任一项所述的设备，其中所述第一导电类型 是N，所述第二导电类型是P。13. 如前述权利要求中的任一项所述的半导体设备(1; 38， 48)的 阵列(12; 18; 30; 40; 50; 60)，包括-多个第一导电带(10)，其彼此平行地延伸；-多个第二导电带(17; 20; 36; 41; 56; 61)，其彼此平行地延伸， 并J^目对于所述第一导电带(10)横向延伸；和-多个第一隔离区域(16; 21; 32; 57)，其被布置在所述第一导电带 与所述第二导电带之间的交叉点处；每个所述第一导电带(17; 20; 36; 41; 56; 61)包括彼此相邻的 第一导电线(15)和第一控制线(14)，所述第一导电线(15)是第一导 电类型的，所述第一控制线(14)是第二导电类型的，所述第一导电线(15) 中的每个包括多个第一沟道部分(5c),其中每个第一沟道部分(5c) 面对相应的第二导电带(17; 20; 36; 41; 56; 61);多个第一导电部分 和第二导电部分(5a， 5b)，其被布置在所述笫一沟道部分(5c)的相对 ...

【专利技术属性】
技术研发人员：保罗罗兰迪，克里斯蒂亚诺卡利加罗，路易吉帕斯库奇，
申请(专利权)人：ST微电子有限公司，
类型：发明
国别省市：IT[意大利]