多晶片封装装置制造方法及图纸

本实用新型专利技术涉及一种具有ＬＯＣ导线架的多晶片封装装置，包含有一ＬＯＣ导线架，具有复数个引脚；第一晶片，位于该复数个引脚的第一内指部的下方；第一胶带，粘固第一晶片的上表面与ＬＯＣ导线架引脚的第一内指部；复数个第一导线，电性连接第一晶片的焊垫与对应引脚的第一内指部；第二晶片，位于该复数个引脚的第一内指部的上方；第二胶带，粘固第二晶片的下表面与ＬＯＣ导线架引脚的第一内指部；复数个第二导线，电性连接第二晶片的焊垫与对应引脚的第二内指部。达到封装上下多晶片而不需翻转打线的功效。（*该技术在2011年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种具有LOC导线架的多晶片封装装置[multichiPPackage]，特别关于一种LOC导线架上粘固厚片胶带的多晶片封装装置。以往习知的半导体装置以一导线架[lead frame]承载并电性连接一半导体晶片[semiconductor chip]，再以一包装体[Package body]密封该晶片，为了追求更高性能或更大记忆体容量，半导体晶片的制造亦日趋微小及精密，同时在封装制程中亦有将多个半导体晶片堆叠密封于一包装体的概念，在美国专利技术专利案第5,366,933号中提出一种双晶片封装装置的制造方法，如附图说明图1所示，该双晶片封装装置100用以密封下晶片110及上晶片120，其包含有一下晶片110、一上晶片120、一导线架、复数个导线160、170及一包装体180，其中该导线架为一般型态，其具有复数个引脚130及一晶片承座140[chippad]其以粘胶150将下晶片110与上晶片120分别粘贴固定至导线架晶片承座140的下表面及上表面，以复数个导线160打线连接下晶片110与引脚130，并以复数个导线170打线连接上晶片120及引脚130，由于下晶片110与上晶片120以其背面粘贴固定至导线架晶片承座140，在打线形成导线160与导线170之间必须有一翻转动作，为了避免在翻转后第二次打线时压迫或损伤到在第一次已完成打线的导线，在制程上为粘贴下晶片110、导线160打线连接下晶片110与导线架、第一次灌模烘烤[包装体180的下部份]、粘贴上晶片120、导线170打线连接上晶片120与导线架、第二次灌模烘烤[包装体180的上部份]，方能制得该多晶片封装装置100，事实上在生产效率及模具开发成本的考虑观点下，并无法被普遍采用。在美国专利案第6,118,176号中另提出一种多晶片封装结构，利用一LOC导线架封装上下两晶片，所谓「LOC导线架」即为引线在晶片上[Lead-On-Chip]型态导线架的简称，也就是该导线架的引脚延伸至晶片上，以该延伸至晶片的引脚电性连通该晶片并粘贴固定晶片而不需用到导线架的晶片承座[chip pad]，该多晶片封装结构包含的上晶片与下晶片背对背粘贴，而该LOC导线架的引脚延伸至下晶片的下表面并以一胶膜[adhesive film]固定，并在上晶片的上表面粘贴一电路基板，以供导线电性连接上晶片与电路基板，以及电性连接电路基板与引脚，而同样地，该多晶片封装结构在制造上亦需翻转打线，在上晶片打线时易于损伤在下晶片的导线。本技术的目的在于提供一种多晶片封装装置，其以一LOC导线架及复数个胶带结合复数个上下叠置的晶片，利用在一晶片下的对应胶带具有一厚度，以使该晶片不压迫到在该晶片下方的导线，达到封装上下多晶片而不需翻转打线的功效。本技术的目的是这样实现的一种多晶片封装装置，其特征是包含有一包装体；一LOC导线架，具有复数个引脚，每一引脚包含有内指部及外接部，其中外接部裸露于包装体之外；第一晶片，位于复数个引脚的内指部的下方，该第一晶片的上表面具有复数个焊垫；第一胶带，粘固第一晶片的上表面与LOC导线架引脚的内部；复数个第一导线，电性连接第一晶片的焊垫与对应引脚的内指部；第二晶片，位于该复数个引脚的内指部的上方，该第二晶片的上表面具有复数个焊垫；及第二胶带，粘固第二晶片的下表面与LOC导线架引脚的内指部，其中第二胶带具有一厚度，且第一导线不接触地至第二晶片的下表面。所述第二胶带的厚度大于第一胶带的厚度。所述第二胶带为一聚酰亚胺胶带。另包含有复数个第二导线，以电性连接第二晶片的焊垫与对应引脚的内指部。所述LOC导线架复数个引脚的内指部形成一下陷区。另包含有第三晶片及第三胶带，其中第三晶片位于该复数个引脚的第二内指部的上方，该第三晶片的上表面具有复数个焊垫；而第三胶带粘固第三晶片的下表面与LOC导线架引脚的第二内指部，其中第三胶带具有一厚度，且第二导线不接触地至第三晶片的下表面。由于采用上述方案达到封装上，下多晶片而不需翻转打线的功效。请参阅所附图式，本技术将列举以下的实施例说明图1美国专利第5,366,933号双晶片封装装置的截面图。图2本技术的一多晶片封装装置的截面图。图3本技术的多晶片封装装置的导线架俯视图。图4本技术的另一多晶片封装装置的截面图。如图2及3所示为本技术的第一具体实施例，一种多晶片封装装置200主要包含有一LOC导线架、第一晶片210、第二晶片220及一包装体280。如图2及3所示，LOC导线架为一「引脚在晶片上」[Lead-On-Chip]形式的导线架，其可利用目前习用的冲压[stamping]或蚀刻〔etching〕方法由一薄钢板或薄铜板制得，该LOC导线架具有复数个引脚230，每一引脚230由内而外区分为第一内指部231、弯折部232、第二内指部233及外接部234，其中第一内指部231弯折部232及第二内指部233密封于包装体280内，并由弯折部232的倾斜使第一内指部231形成一下陷区〔downset]，以容置第一晶片220，而第一内指部231用以贴合固定第一晶片210与第二晶片220，以及电性连接第一晶片210，第二内指部233用以电性连接第二晶片220，外接部234则作为该多晶片封装装置200的外接端点。第一晶片210粘贴固定于上述引脚230第一内指部231的下方，以至少一绝缘性第一胶带240，如聚酰亚胺〔polyimide]材质的双面胶带，将第一晶片210的上表面粘贴固定至引脚230第一内指部231，而第一晶片210的上表面习知地具有复数个焊垫[bonding pad]及集成电路元件[integratedcircuitelement][图未绘出〕，该第一晶片210可为DRAM[dynamic randomaccess memory，动态随机存取记忆体]、SRAM[static random access memory，静态随机存取记忆体]、flash[快闪记忆体]等记忆体晶片、微处理器或逻辑性[logic]功能的晶片，此外，关于第一晶片210与导线架的电性连接，其以复数个金材或钢材的第一导线260[bonding wire]以打线方式连接第一晶片210[上表面〕焊垫至导线架对应引脚230的第一内指部231。第二晶片220可与第一晶片210相同或其他功能性的晶片，较佳地两晶片为相同尺寸，第二晶片220亦粘贴固定于上述引脚230第一内指部231的上方，以至少一绝缘性第二胶带250[如图3所示〕，如聚酰亚胺材质的双面胶带，将第二晶片220的下表面粘贴固定至引脚230第一内指部231，而第二晶220的上表面习知地具有复数个焊垫及集成电路元件[图未绘出〕，并以复数个第二导线270以打线方式连接第二晶片220焊垫至导线架对应引脚230的第二内指部233，其中第二胶带250具有一厚度，导致第二晶片220更高出于第一内指部231，以使第一导线260不接触至第二晶片220的下表面，较佳地第二胶带250的厚度为大于第一胶带240的厚度，此外，在该多晶片封装装置200中的包装体280[package body]为一种热固性填充剂，其密封该第一晶片210、第二晶片220、第一胶带240、第二胶带250、导线260本文档来自技高网...

【技术保护点】
一种多晶片封装装置，其特征是：包含有一包装体；一ＬＯＣ导线架，具有复数个引脚，每一引脚包含有内指部及外接部，其中外接部裸露于包装体之外；第一晶片，位于复数个引脚的内指部的下方，该第一晶片的上表面具有复数个焊垫；第一胶带，粘固第一晶片的上表面与ＬＯＣ导线架引脚的内部；复数个第一导线，电性连接第一晶片的焊垫与对应引脚的内指部；第二晶片，位于该复数个引脚的内指部的上方，该第二晶片的上表面具有复数个焊垫；及第二胶带，粘固第二晶片的下表面与ＬＯＣ导线架引脚的内指部，其中第二胶带具有一厚度，且第一导线不接触地至第二晶片的下表面。

【技术特征摘要】
1.一种多晶片封装装置，其特征是包含有一包装体；一LOC导线架，具有复数个引脚，每一引脚包含有内指部及外接部，其中外接部裸露于包装体之外；第一晶片，位于复数个引脚的内指部的下方，该第一晶片的上表面具有复数个焊垫；第一胶带，粘固第一晶片的上表面与LOC导线架引脚的内部；复数个第一导线，电性连接第一晶片的焊垫与对应引脚的内指部；第二晶片，位于该复数个引脚的内指部的上方，该第二晶片的上表面具有复数个焊垫；及第二胶带，粘固第二晶片的下表面与LOC导线架引脚的内指部，其中第二胶带具有一厚度，且第一导线不接触地至第二晶片的下表面。2.如权利要求1所述的多晶片封装装置，其特征是所述第二胶带的厚度大于第一胶带的厚度。3.如权利要求1所述的多晶片封装装置，其特征是所述第二胶带为...

【专利技术属性】
技术研发人员：张世兴，邱政贤，
申请(专利权)人：华东先进电子股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]