静电放电保护电路制造技术

一种静电放电保护电路，适用于一集成电路的接触垫，包括一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。在没有金属硅化物分隔制程步骤时，静电放电保护模组仍具有高静电放电耐受力特性。此外，亦可容许高电压应力，使得本实用新型专利技术的静电放电保护模组可应用于具有高电压的输入／输出接触垫。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种集成电路(Integrated Circuit)设计，特别涉及一种静电放电保护电路，用于在静电放电发生时保护集成电路的核心电路。
技术介绍
在集成电路(Integrated Circuit；以下简称IC)中的金属氧化半导体(MOS)晶体管的栅极氧化层很容易受到损害。栅极氧化层可能因为接触到某一电压而被破坏，而该电压仅比供应电压大一点。一般标准的供应电压可为5V、3.3V、3.1V、或是更低。来自周围环境的静电电压很容易到达几千或是几万伏特。虽然电荷及任何其它影响所产生的电流都很小，但如此的电压是具有破坏性的。因此，在静电电荷增大并累积到一危险电压之前，将静电电荷排除是相当重要、十分的关键。当IC未被组合成一大型的电路，例如，印刷电路板(printedcircuit board；PCB)，以及在印刷电路板耦接一操作电压之前，静电放电(electrostatic discharge；以下简称ESD)对IC而言，已具有利害关系了。而产生ESD的时期包括，制程、贮藏、运输、操作、以及安装。在提供IC电源后，电源的供应以及结构易吸收或是消除静电电荷。一般ESD保护模组是增设于IC的接触垫。这些接触垫是耦接至IC或是耦接至IC的外部电路，用以提供电源、电性接地、及电子信号。在增加ESD保护模组后，仍需让IC能够正常运作。当ESD保护模组启动时，电流会经过ESD保护模组而导通到地、或是任何其它电路、接触垫(pad)，因此，当IC的核心电路在正常运作时，ESD保护模组需被有效地被隔离。当IC在正常操作下时，将供应电源耦接IC的VCC接触垫，将电性接地耦接至VSS接触垫，将来自外部的电子信号耦接至对应的接触垫，以及将IC的核心电路所产生的电子信号耦接至其它接触垫，方能将该电子信号传递至外部电路及装置。当IC未耦接正常供应电源时，IC的所有接触垫均为浮接(floating)状态，或是耦接至内部的电压，例如接地或是零电压。ESD可能发生在任何接触垫，例如，当某人接触到IC的部分接触垫，其所产生的静电电荷与人们在干燥的日子里走过地毯，然后接触接地的金属物时，其所产生的静电电荷是相同的。当IC未耦接正常的供应电源时，ESD可短暂地提供电源于一个或多个接触垫，而其它的接触垫维持浮接状态或是接地状态。由于其它的接触垫为接地，因此，当ESD提供电源于任意的接触垫时，则保护模组的作用与该IC在正常操作下时的作用并不相同。当ESD事件发生时，保护模组必须在有害的电压增加前，快速地排除电流，使得静电电荷被传导至地。ESD保护模组具有两种状态，当IC在正常操作时，ESD保护模组在IC中是没有作用的，用以避免电流流过ESD保护模组，如此，便不会影响IC的运作。而在IC没有耦接供应电源时，则ESD保护模组的目的是，当有害的电压增加前，快速地排除电流，使得静电电荷被传导至地，用以保护IC。自行对准金属硅化物(Self-aligned Silicide)已广泛地运用于深次微米CMOS技术中，使得多晶电阻(poly resistor)以及源极或漏极区域具有较低的片电阻(sheet resistance)。在一般的ESD保护模组的设计中，接触垫(pad)可耦接至一NMOS晶体管，该晶体管可能与一寄生的双载子晶体管(bipolar junctiontransistor；以下简称BJT)装置并联。每一个这样的电路被称为指部(finger)，这些指部均并联在一起，用以排除ESD电流。然而，自对准金属硅化物的CMOS制程并没有使用金属硅化物堵塞(salicide blocked)制程，其包括在NMOS晶体管的漏极区和源极区的金属硅化物分隔(salicide blocking)及移除(salicideremoving)步骤。不均匀的导通作用在ESD保护模组或是指部以及细线之间，以及当NMOS晶体管的MOS沟道在高温下时，均会降低ESD的保护效应。由于在接触垫及NMOS晶体管的漏极间加入镇流电阻(ballast resistor)时，便可使得BJT在不同的指部下均匀地被导通，因此，移除NMOS晶体管的漏极上的自行对准金属硅化物后，便可得到镇流电阻，使得BJT在不同的指部下均匀地被导通。上述所提到的方法称为多指部导通(multi finger turn on)技术，其可插入金属硅化物多晶电阻于NMOS晶体管的源极区及地(ground)之间，使得所有指部均可在ESD事件发生时而被触发。然而，插入电阻可能会造成其它的问题，例如，金属硅化物多晶电阻的片电阻可能会在ESD事件发生后而产生。发展此种技术时，具有高电压耐受力的ESD设计是经常被使用在不同的高电压耐受力(high voltage tolerant；HVT)的应用中，因此，愈来愈需要改善ESD保护模组。
技术实现思路
本技术提供一种静电放电保护电路。该静电放电保护电路可设置于集成电路的每一接触垫，其包括，一第一触发模组，以及一第一保护模组。该第一触发模组及第一保护模组均耦接一第一接触垫。该第一触发模组具有第一寄生双载子晶体管。该第一保护模组具有第二寄生双载子晶体管。当ESD事件发生时，第一寄生双载子晶体管穿透，因而导通第二寄生双载子晶体管。本技术另提供一种静电放电保护电路，适用于集成电路的每一接触垫，包括一触发模组以及多个ESD保护模组，其均耦接第一接触垫。该触发模组同时触发所有ESD保护模组，使得ESD电荷经由ESD保护模组而被释放。本技术一种静电放电保护电路，适用于一集成电路的接触垫，包括一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。本技术所述的静电放电保护电路，还包括一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；其中，该第一阻抗大于该第二阻抗。本技术所述的静电放电保护电路，该第一寄生双载子晶体管的基极宽度短于该第二寄生双载子晶体管，使得该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管。本技术所述的静电放电保护电路，该静电放电触发模组包括一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极；该静电放电保护模组包括一第二电阻，耦接于该第二节点与该第四晶体管的栅极之间；以及一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。本技术所述的静电放电保护电路，该第一节点耦接该第四晶体管的栅极。本技术所述的静电放电保护电路，该限流电阻大于该第二电阻。本技术本文档来自技高网...

【技术保护点】
一种静电放电保护电路，适用于一集成电路的接触垫，其特征在于所述静电放电保护电路包括：一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；至少一静电放电保护模组，具有 一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此，当一 静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。

【技术特征摘要】
US 2004-6-1 10/858,7981.一种静电放电保护电路，适用于一集成电路的接触垫，其特征在于所述静电放电保护电路包括一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此， 当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。2.如权利要求1所述的静电放电保护电路，其特征在于还包括一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；其中，该第一阻抗大于该第二阻抗。3.如权利要求2所述的静电放电保护电路，其特征在于该第一寄生双载子晶体管的基极宽度短于该第二寄生双载子晶体管，使得该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管。4.如权利要求2所述的静电放电保护电路，其特征在于该静电放电触发模组包括一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极；该静电放电保护模组包括一第二电阻，耦接于该第二节点与该第四晶体管的栅极之间；以及一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。5.如权利要求4所述的静电放电保护电路，其特征在于该第一节点耦接该第四晶体管的栅极。6.如权利要求4所述的静电放电保护电路，其特征在于该限流电阻大于该第二电阻。7.一种静电放电保护电路，适用于一集成电路的接触垫，其特征在于所述静电放电保护电路包括一静电放电触发模组，包括一第一晶体管以及一第二晶体管，该第一晶体管与该...

【专利技术属性】
技术研发人员：陈重辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]