半导体存储装置制造方法及图纸

位线ＢＬ０、／ＢＬ０接读出放大器。第１ＭＯＳ晶体管Ｑｎ栅极、源极和漏极分别接第１字线ＷＬ０、第１强电介质电容Ｃ↓［ｓ］１的第１电极和ＢＬ０，Ｃ↓［ｓ］１的第２电极接第１板极ＣＰ０。第２ＭＯＳ晶体管Ｑｎ的栅极、源极和漏极分别接第２字线ＤＷＬ０、第２电容Ｃ↓［ｄ］２的第１电极和／ＢＬ０，Ｃ↓［ｄ］２的第２电极接第２板极ＤＣＰ０。第２Ｑｎ关断后ＤＣＰ０的逻辑电压反转。由此，采用强电介质的半导体存储装置可进行存储电容初始化，而且功耗不集中，能高速读出。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置。半导体存储装置中主要采用在半导体装置内形成的电容中存储电荷，按有无该电荷来存储数据的方式(一般称为动态随机存取存储器DRAM)。此电容通常采用氧化硅膜作为绝缘膜。近年，正在研究用强电介质材料作为上述绝缘膜，使应存数据不易失去的半导体存储装置。下文参照美国专利4873664号，对采用强电介质材料的已有半导体装置进行说明。图24为已有半导体装置的电路组成，图25画出图24装置的动作时序，图26画出已有半导体装置中主体存储单元电容所用强电介质的迟滞特性，图27画出已有半导体存储装置中动态存储单元电容所用强电介质的迟滞特性。图24的已有半导体存储装置电路组成中，读出放大器30接两根位线26和28。此二位线又分别连接主体存储单元20a、20b、20c和20d、20e，以及空存储单元46和36。主体存储单元20a由MOS晶体管24和主体存储单元电容22组成。MOS晶体管24的栅极接字线32，该管的漏极接位线26，源极接主体存储单元电容22的第一电极。主体存储单元电容22的第二电极接单元板极34。同样，空存储器36由MOS晶体管38和空存储单元电容40组成。MOS晶体管38的栅极接空字线42，该管的漏极接位线28，源极接空存储单元电容40的第一电极。电容40的第二电极接空单元板极44。参照图25、图26、图27，对上述已有半导体存储装置的动作进行说明。图26、27为强电介质迟滞特性曲线。其横轴表示存储单元电容所加电场，纵轴表示加该电场时的电荷量。如图26、27所示，强电介质电容即使在电场为0时，也象点B、E、K、H那样留有残余极化。电源切断后，强电介质电容也出现残余极化。利用此残余电场作为非易失性数据，实现非易失性半导体存储装置。主体存储单元电容在存储单元的数据为“1”时，处于图26点B的状态，在存储单元的数据为“0”时，处于同图点E的状态。空存储电容的起始状态为图27的点K。这里，为了读出主体存储单元的数据，作为起始状态，位线26和28、字线32、空字线42、单元板极34、空单元板极44等的逻辑电压均取为“L”。此后，位线26和28为浮动状态。接着，如图25所示，字线32、空字线42、单元板极34和空单元板极44均取逻辑电压“H”。据此，MOS晶体管24和28导通，主体存储单元电容22和空存储单元电容40均加电场。这时，主体存储单元的数据为“1”，则图26从点B的状态变为点D的状态，可在位线26读出电荷量Q1。主体存储单元的数据为“0”，则图26从点E的状态变点D的状态，可在位线26读出电荷量Q0。空存储单元则从图27点K的状态变为点J的状态，可在位线28读出电荷量Qd。然后，位线26读出的主体存储单元数据和位线28读出的空存储单元数据在读出放大器30中放大，再读出主体存储单元的数据。主体存储单元的数据为“1”时，位线26的逻辑电压为“H”，单元板极34逻辑电压也为“H”。因此，主体存储单元电容22上没有加电场，图26中为点E的状态。此后，上述电容22的数据恢复图26中点B的状态，所以单元板极34的逻辑电压为“L”，且一度为图26中点A的状态后，字线32的逻辑电压也为“L”。字线32的逻辑电压一成为“L”，上述电容22上就没有电场，从而返回图26中点B的状态。同样，主体存储单元的数据为“0”时，位线26的逻辑电压为“L”，单元板极34的逻辑电压为“H”。因此，主体存储单元电容22为图26中点D的状态。此后，单元板极34的逻辑电压若为“L”，则上述电容22上不加电压，进入图26中点E的状态。虽然字线32的逻辑电压为“L”，但上述电容22不加电场的状态不变，所以仍处于图26中点E的状态。空存储单元在主体存储单元的数据为“1”时，位线28的逻辑电压为“L”，单元板极44的逻辑电压为“H”。因此，空存储单元电容40为图27中点J的状态。此后，若空字线36的逻辑电压为“L”，则因空单元板极44的逻辑电压同时也为“L”，所以空存储单元电容40上不加电场，返回图27K点的状态。同样，主体存储单元的数据为“0”时，位线28的逻辑电压为“H”，单元板极44的逻辑电压为“H”。因此，空存储单元电容40为图27中点K的状态。此后，若空字线36的逻辑电压为“L”，则即使空单元板极44的逻辑电压也为“L”，上述电容40不加电场的状态不变，仍保持图27中点K的状态。然而，上述已有结构和动作的半导体存储装置中，作为制造工序后的起始状态，空存储单元电容未必是图27点K的状态。因此，起始状态例如为图27点H的状态时，存在首次读出时发生动作差错的问题。此外，已有的半导体存储装置中，在读出数据，并由读出放大器将位线上读出的电荷放大后，空字线42和空板极44的逻辑电压同为“L”。因此，在诸如空字线42寄生电容大，空字线42的信号比空单元板极的信号下降缓慢等情况下，主体存储单元数据为“0”时，位线28的逻辑电压为“H”，单元板极44出现逻辑电压为“L”的状态。于是，空存储单元电容40为图27点G的状态。此后，空字线42若逻辑电压为“L”，则上述电容40为图27点H的状态。这样，若电容40处于作为起始状态的图27点K，则下次存储单元读出时，存在发生动作差错的问题。又因为存储单元读出时，字线的信号上升后单元板极的信号才上升，所以还存在位线上数据读出迟后的问题。因为字线、空字线、单元板极、空单元板极等的信号同时上升，字线、空字线、空单元板极的信号同时下降，所以也存在所需驱动功耗变大的问题。为了解决上述问题，第1专利技术的半导体装置在放大器上连接第1位线和与其配对的第2位线，组成主体存储单元的第1MOS晶体管的栅极连接字线，组成主体存储单元的第一强电介质电容的第1电极连接第1MOS晶体管的源极，第1MOS晶体管的漏极连接第1位线，第1强电介质电容的第2电极连接第1板极，组成空存储单元的第2MOS晶体管的栅极连接空字线，组成空存储单元的第2强电介质电容的第1电极连接第2MOS晶体管的源极，第2MOS晶体管的漏极连接第2位线，第2强电介质电容的第2电极连接第2板极，组成空存储单元的第2MOS晶体管关断后，将第2板极的逻辑电压反转。第2专利技术进一步在组成空存储单元的第2MOS晶体管关断后，将第1和第2板极的逻辑电压反转，然后关断组成主体存储单元的第1MOS晶体管。第3专利技术进一步将第1板极作为与第2板极相连的半导体存储装置。第4专利技术则在第1专利技术的半导体存储装置中，在存储单元数据读出或写入完毕后，将第2位线取为某逻辑电压，使第2MOS晶体管导通，并使第2板极的逻辑电压与第1位线的逻辑电压相反。第5专利技术在放大器上连接第1位线和与其配对的第2位线，组成主体存储单元的第1MOS晶体管的栅极连接字线，组成主体存储单元的第1强电介质电容的第1电极连接第1MOS晶体管的源极，第1MOS晶体管的漏极连接第1位线，第1强电介质电容的第2电极连接第1板极，组成空存储单元的第2MOS晶体管的栅极连接虚拟字线，组成空存储单元的第2强电介质电容的第1电极连接第2MOS晶体管的源极，第2MOS晶体管的漏极连接第2位线，第2强电介质电容的第2电极连接第2板极，第3MOS晶体管的栅极连接空存储单元数据初始化控制信号线，第3MOS晶体管的漏极连接第2强电介质电本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，放大器上连接第１位线和与第１位线配对的第２位线，第１ＭＯＳ晶体管的栅极连接第１字线，该晶体管的源极连接第１强电介质电容的第１电极，该晶体管的漏极连接上述第１位线，上述第１强电介质电容的第２电极连接第１板极，第２ＭＯＳ晶体管的栅极连接第２字线，该晶体管的源极连接第２强电介质电容的第１电极，该晶体管的漏极连接上述第２位线，上述第２强电介质电容的第２电极连接第２板极，而且上述第２ＭＯＳ晶体管关断后，上述第２板极的逻辑电压反转。

【技术特征摘要】
JP 1992-12-2 322983/921.一种半导体存储装置，其特征在于，放大器上连接第1位线和与第1位线配对的第2位线，第1MOS晶体管的栅极连接第1字线，该晶体管的源极连接第1强电介质电容的第1电极，该晶体管的漏极连接上述第1位线，上述第1强电介质电容的第2电极连接第1板极，第2MOS晶体管的栅极连接第2字线，该晶体管的源极连接第2强电介质电容的第1电极，该晶体管的漏极连接上述第2位线，上述第2强电介质电容的第2电极连接第2板极，而且上述第2MOS晶体管关断后，上述第2板极的逻辑电压反转。2.如权利要求1所述的半导体存储装置，其特征在于，上述第2MOS晶体管关断后，上述第1板极和上述第2板极的逻辑电压均反转，然后上述第1MOS晶体管关断。3.如权利要求2所述的半导体存储装置，其特征在于，上述第1板极与上述第2板极连接。4.如权利要求1所述的半导体存储装置，其特征在于，在对存储单元读出或写入数据的动作结束后或开始前，上述第2位线取为某逻辑电压状态，上述第2MOS晶体管导通后，上述第2板极的逻辑电压与上述第2位线的逻辑电压相反。5.一种半导体存储装置，其特征在于，放大器上连接第1位线和与上述第1位线配对的第2位线，第1MOS晶体管的栅极连接第1字线，该晶体管的源极连接第1强电介质电容的第1电极，该晶体管的漏极连接上述第1位线，上述第1强电介质电容的第2电极连接第1板极，第2MOS晶体管的栅极连接第2字线，该第2晶体管的源极连接第2强电介质电容的第1电极，该第2晶体管的漏极连接上述第2位线，上述第2强电介质电容的第2电极连接第2板极，第3MOS晶体管的栅极连接数据初始化用控制信号线，上述第3MOS晶体管的漏极连接上述第2强电介质电容的第1电极，上述第3MOS晶体管的源极连接数据初始化电位信号线。6.如权利要求5所述的半导体存储装置，...

【专利技术属性】
技术研发人员：平野博茂，角辰己，森信行，中根让治，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]