【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种适合集成电路，如要求精细刻图和高集成密度的MOS集成电路的绝缘栅器件(IG器件)，特别涉及一种新的具有SOI结构适合改善MOSFET、MISFEF等的特性的器件结构及其制造方法。在半导体集成电路技术中，特别是近年来，动态随机存取存储器(DRAM)技术，其高集成密度已变得十分突出。然而，随着集成密度的发展，其趋势是使DRAM存储单元面积越来越缩小。其结果，难以确保单元容量来防止由存在于自然界的α射线擦去存储内容，即所谓的软误差。因而，最好使所谓的SOI(在绝缘片上生长硅)器件形成在绝缘膜上形成的单晶硅上。由于SOI器件易于小型化和高速工作，有希望作为高性能器件。在形成于绝缘膜和氧化膜等上作为有源层的Si层上形成SOI器件。因而，使诸如形成于有源区中的晶体管这类器件完全隔离。此外，若用SOI技术形成集成结构等，可预料具有，如衬底和器件间的耦合电容小的优点。同时，由于SOI器件可限制由绝缘膜上的单晶硅膜(下文称SOI)内的α射线所产生的电子空穴对的数目，可明显地改善DRAM等中的抗软误差性。附图说明图1表示常规的形成于SOI衬底上的SOI·MOS...
【技术保护点】
一种绝缘栅晶体管，至少有一第一导电类型的由形成于第一绝缘膜上的第一半导体形成的沟道区、一形成于沟道区上的第二绝缘膜以及一形成于第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流， 其中的改进包括： 第二导电类型的，由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成的源区 其中的第一和第二杂质元素被掺入第二半导体的源区，以补偿所说的第一和第二半导体间所形成的异质结结构的晶格失配。
【技术特征摘要】
【国外来华专利技术】JP 1994-9-13 218513/94;JP 1994-9-13 218593/94;JP 11.一种绝缘栅晶体管，至少有一第一导电类型的由形成于第一绝缘膜上的第一半导体形成的沟道区、一形成于沟道区上的第二绝缘膜以及一形成于第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流，其中的改进包括第二导电类型的，由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成的源区其中的第一和第二杂质元素被掺入第二半导体的源区，以补偿所说的第一和第二半导体间所形成的异质结结构的晶格失配。2.如权利要求1请求的晶体管，还包括由所说的第一半导体形成的另一个第二半导体源区，在其中的第一半导体源区内至少掺入了第一杂质元素。3.如权利要求1或2所请求的晶体管，其中的第二杂质元素具有比所说的第一杂质元素还小的共价半径。4.如权利要求1或2所请求的晶体管，其中所说的第一半导体是Si，所说的第二半导体是SixGe1-x，所说的第一杂质元素是As或Sb，而所说的第二杂质是P或B。5.如权利要求1或2所请求的晶体管，其中所说的第一杂质被掺到与所说的第二杂质元素不同的位置内。6.如权利要求2所请求的晶体管，其中的第二半导体被形成在比从第二绝缘膜延伸的最小耗尽层深度还深的深度，该耗尽层被形成在主工作态下的沟道区。7.如权利要求6所请求的晶体管，其中所说的第二半导体源区通过在所说的第一半导体源区所形成的槽与源金属电极接触。8.如权利要求6所请求的晶体管，其中所说的第二半导体源区通过第三半导体源区与源金属电极相连接，而第三半导体源区被形成在所说的第二半导体源区之上并与之接触，其禁带宽度小于所说的第一半导体的禁带宽度。9.如权利要求6所请求的晶体管，其中所说的第二半导体源区通过形成在所说的第二半导体源区之上并与之接触的金属硅化物膜与源金属电极相连接。10.一种绝缘栅晶体管，具有至少一第一导电类型的由形成于第一绝缘膜上的第一半导体所形成的沟道区、一形成于沟道区上的第二绝缘膜以及一形成于第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流，其中的改进包括第二导电类型的由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成的源区，以及由第一半导体形成的另一个第二导电类型的源区，其中所说的第一和第二半导体源区相互接触，而第二半导体源区边缘的位置比第一半导体源区边缘更靠近栅电极边缘。11.如权利要求10所请求的晶体管，其中所说的第二半导体源区至少有一定位于比所说的第一半导体源区还低的部分，以使第二半导体源区的底部与所说的第一绝缘膜接触。12.一种绝缘栅晶体管，甚至具有一第一导电类型的由形成于第一绝缘膜上的第一半导体所形成的沟道区、一形成于沟道区上的第二绝缘膜以及一在第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流，其中的改进包括第二导电类型的由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成的源区，以及由第一半导体形成的另一个第二导电类型的源区，其中的第一和第二半导体源区分别在其边缘面对着第一半导体沟道区。13.如权利要求10-12之一的晶体管，还包括一由第二半导体形成的与第二半导体源区和所说的第一半导体沟道区均接触的沟道区。14.如权利要求11或12所请求的晶体管，还包括形成在所说的第二半导体源区下部并与之接触的金属硅化物膜。15.如权利要求13所请求的晶体管，其中所说的第二半导体沟道区完全覆盖在所说的第一半导体沟道区上。16.一种绝缘栅晶体管，至少具有一第一导电类型的由形成于第一绝缘膜上的第一半导体所形成的沟道区、一形成于沟道区上的第二绝缘膜以及一在第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流，其中的改进包括第二导电类型的，由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成源区，以及由第一半导体形成的另一个第二导电类型的源区，其中的第一半导体源区具有一位于比第二半导体源区更低的部分，除上表面外，该第二半导体源区完全被第一半导体源区包括，以使由第一和第二半导体之间的异质结中的晶格失配所引发的晶格缺陷被完全包括在第一半导体源区内。17.一种绝缘栅晶体管，至少具有一第一导电类型的由形成于第一绝缘膜上的第一半导体所形成的沟道区、一形成于沟道区上的第二绝缘膜以及一在第二绝缘膜上的栅电极，以控制流过所说的沟道区的电流，其中的改进包括第二导电类型的由其禁带宽度比所说的第一半导体的禁带宽度窄的第二半导体形成的源区，其中的第一半导体是硅(Si)，而第二半导体或是SixGe1-x或是SixSn1-x，Si的摩尔百分比为99-70％。18.一种绝缘栅晶体管，包括具有柱状的第一导电类型的第一半导体的沟道区、环线沟道区四周表面所形成的栅绝缘膜以及环绕栅绝缘膜外表面的栅电极，其中的改进包括至少一个作为该晶体管的源或漏区的主电极区该主电极包括第二导电类型的由其带隙比所说的第一半导体带隙窄的第二半导体形成的部分，而第二半导体或直接与沟道区接触或经过第二导电类型的第一半导体的主电极区与沟道区接触。19.一种动态随机存取存储器(DRAM)包括a)一支承衬底；b)一形成于所说的支承衬底上的隐埋绝缘膜；c)一由隐埋绝缘膜上的第一半导体形成的第一导电类型的沟道区；d)第一和第二主电极区，两者之间设置沟道区；e)一形成于沟道区栅绝缘膜；f)一形成于所说的栅绝缘膜上的字线；g)一与所说的第一主电极区相连的位线；h)一形成于所说的第二主要电极区内的存储电容器部分；其中至少第一和第二主电极之一包括第二导电类型的由其禁带宽度比第...
【专利技术属性】
技术研发人员：吉见信，稻叶聪，村越笃，寺内卫，执行直之，松下嘉明，青木正身，滨本毅司，石桥裕，尾崎彻，H川口谷，松泽一也，有隅修，西山彰，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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