以块单位进行擦除的半导体存储装置制造方法及图纸

半导体存储装置，包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的Ｒ／Ｄ块核心、存储缺陷块核心地址的Ｒ／Ｄ地址存储部及把该Ｒ／Ｄ地址存储部的输出信号和块地址缓冲器的输出信号进行比较的Ｒ／Ｄ地址比较部。在比较结果一致时，使Ｒ／Ｄ块核心中的块解码器成为选择状态，使缺陷块核心中的块解码器成为强制非选择状态，把缺陷块核心置换为Ｒ／Ｄ块核心。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用层叠栅极构造的MOS型晶体管作为存储器而能够再次写入/读出数据的半导体存储装置，更详细地说，涉及在以块单位进行擦除的半导体存储装置中，当缺陷产生时，把缺陷(defective)单元置换(replace)为冗余单元的技术。电气地进行数据的擦除/再次写入的EEPROM的存储器单元通常按附图说明图1所示的那样由使用分别由绝缘膜所分离的2层多晶硅的层叠栅极构造的MOS型晶体管(非易失性晶体管)所构成。在上述存储器单元中，由第一层多晶硅形成浮动栅极11，由第二层多晶硅形成控制栅极12。在上述浮动栅极11和控制栅极12下的硅衬底13中，隔开形成源极区域14和漏极区域15。在上述硅衬底13的主表面上的整个表面上形成层间绝缘膜16，在该层间绝缘膜16的漏极区域15上形成接触孔17。在上述层间绝缘膜16上和接触孔17内形成由铝等金属所形成的数据线(位线)18，并与漏极区域15电气连接。下面对这样构造的存储器单元中的数据的写入、读出以及擦除动作进行说明。写入动作这样进行例如分别把漏极电位VD设定为5.0V，把控制栅极电位VCG设定为9V，把源极电位VS设定为0V，在浮动栅极11中本文档来自技高网...

【技术保护点】
半导体存储装置，包括： 存储器单元配置成行列状的多个第一存储器块； 选择上述第一存储器块的第一解码器； 具有实质上与第一存储器块相等结构的至少一个第二存储器块； 选择上述第二存储器块的第二解码器； 输出块地址信息的块地址缓冲器； 存储缺陷块地址的缺陷块地址存储部；以及 把在上述缺陷块地址存储部中所存储的缺陷块地址与从上述块地址缓冲器所输入的块地址进行比较的缺陷块地址比较部； 其中，当由上述缺陷块地址比较部检测出一致时，使选择缺陷发生的第一存储器块的上述第一解码器成为非选择状态，同时，使上述第二解码器成为选择状态。

【技术特征摘要】
JP 1999-3-23 077432/19991.半导体存储装置，包括存储器单元配置成行列状的多个第一存储器块；选择上述第一存储器块的第一解码器；具有实质上与第一存储器块相等结构的至少一个第二存储器块；选择上述第二存储器块的第二解码器；输出块地址信息的块地址缓冲器；存储缺陷块地址的缺陷块地址存储部；以及把在上述缺陷块地址存储部中所存储的缺陷块地址与从上述块地址缓冲器所输入的块地址进行比较的缺陷块地址比较部；其中，当由上述缺陷块地址比较部检测出一致时，使选择缺陷发生的第一存储器块的上述第一解码器成为非选择状态，同时，使上述第二解码器成为选择状态。2.根据权利要求1所述的半导体存储装置，其特征在于，在多个存储器块一齐擦除时，在上述缺陷块地址存储部中所存储的缺陷块地址被输入上述块地址缓冲器，上述第一解码器在设在每个上述存储器块中的第一闩锁电路中闩锁第一数据，由此，禁止向由上述第一闩锁电路闩锁的第一数据的存储器块中的存储器单元施加擦除电位。3.根据权利要求1所述的半导体存储装置，其特征在于，上述缺陷块地址存储部包括上述第一存储器单元阵列和上述第二存储器单元阵列中的存储器单元和实质上相等构造的晶体管来作为存储元件。4.根据权利要求3所述的半导体存储装置，其特征在于，在上述存储元件擦除时，把上述晶体管的阈值电压擦除到接地电平以下，在写入时，写入高于电源电位的电平，使读出时的控制栅极电位成为电源电位。5.根据权利要求1所述的半导体存储装置，其特征在于，上述缺陷块地址存储部包括熔丝元件。6.根据权利要求5所述的半导体存储装置，其特征在于，根据是否熔丝熔断上述熔丝元件来存储缺陷块地址。7.根据权利要求1所述的半导体存储装置，其特征在于，在电源接通时进行上述缺陷块地址存储部的读出动作，在内部进行闩锁。8.一种半导体存储装置，在存储器单元的擦除时，把浮动栅极中的电子引导到阱区域中，其特征在于，包括多个块核心，分别具有存储器单元配置成行列状的存储器单元...

【专利技术属性】
技术研发人员：田浦忠行，渥美滋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]