半导体装置及其制造方法制造方法及图纸

在半导体衬底上形成的ＭＩＳＦＥＴ的栅电极和所述ＭＩＳＦＥＴ的沟道下方阱区电连接的半导体装置中，将所述ＭＩＳＦＥＴ形成在所述半导体衬底上形成岛状的器件区域上，所述ＭＩＳＦＥＴ的栅电极与所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种MISFET沟道下部的阱和栅电极电连接的。以往，为减少半导体装置的电力消耗，可继续不断地降低电源电压Vdd。可是，为了防止断开电流的增加，MISFET的阈值电压Vth就不能过分降低。因此，有晶体管驱动能力Id降低的倾向。作为打破这个问题的器件，提出了DTMISFET(动态阈值电压金属绝缘体半导体场效应晶体管)(Fariborz Assaderaghi，et al．“Dynamic Threshold—Voltage MOSFET(DTMOS)for Uitra—Low voltage VLSI”，IEEE Trans．ElectronDevices，Vol．44，pp．414—421，1997)。下面，参照图26A和26B说明DTMISFET的构造。图26A是表示现有的DTMISFET的结构图。图26A是表示DTMISFET结构的立体图。图26B是表示沿图26A的A—A’线的部分剖视图。图26A和26B中，3500为SOI衬底，3501为硅衬底。3502为绝缘层，3503为硅主体(阱)，3504为n+型源和漏，3505为栅绝缘膜，3506是由多晶硅组成的栅电极，3507为同栅电极连接的由金属塞3508间的连接部构成的p+扩散层。DTMSFET是将栅电极和沟道下部的阱(硅主体)电连接起来的MISFET，电源电压Vdd即使小，驱动能力也会大，而且器件仍具有断开电流小的特点。产生这一特点的理由是通过栅电压传到衬底上发生衬底偏置效应，晶体管接通时阈值电压Vth低，断开时Vth高这样的工作原理。并且，作为其他优点它还有(1)DTMOS纵向电场小，载流子迁移率大，是能够实现高驱动能力的理由之一；(2)在不发生短沟道效应的区域，S系数常常为60mv／十进标量，是理想的值(室温中的最佳值)；(3)可以实现在采用起间隔工作作用的金属栅(例如用TiN的栅)的MISFET难以实现的低阈值电压Vth。然而，DTMISFET有以下的缺点，就是不那么容易实用化。(1)为了形成多晶硅与硅主体之间的连接部分(接触孔和金属塞)，会使器件的占有面积增大，从而制造工序复杂起来。如图27所示，如将每一个晶体管用于连接棚极和阱区的接触形成有2个，那么，器件的占有面积就会增大，制造工序就复杂了。之所以在硅主体3502的左右两侧形成接触孔的理由，就是因为硅主体的电阻高，又产生栅RC延迟，又有沿沟道宽度方向使阈值电压Vth变得不均匀的危险。另外，在图27中，与图26A和26B相同的部位都附以同一标号，并省略其说明。(2)体电阻大，发生栅RC延迟，对电路工作容易有坏影响。(3)源／漏的结电容器比现有的MOSFET大。近年来，为了降低源／漏与硅主体之间的pn结漏电，提出了介以电容器来连接栅与硅主体的试验(IEEEInternational Solid—State Circuits Conference Digest of Technicalpapers，p．292，1997)，但是存在因形成电容器而增大器件面积的大问题。(正如写入介绍文献中的那样，在介以电容器连接棚极和主体的场合，也必须形成pn结二极管。)(4)源／漏和硅主体之间的pn结为正向偏置，Vdd超过0．7V左右，漏电流增大就不能使用了。本专利技术的目的在于提供一种使DTMISFET占有面积缩小，并简化制造工序的。为实现上述目的，本专利技术构成如下。本专利技术的半导体装置，在电连接有半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方的阱区的半导体装置中，上述MISFET形成在所述半导体衬底上形成岛状的器件区域，并且所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。所述栅电极和所述阱区之间的电连接，优选的是介以形成于所述岛状器件区域侧面一部分上的电容器来进行。本专利技术的半导体装置包括由下部构造和该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在所述器件区域的下部构造和上部构造侧面形成的侧壁绝缘膜；以及同所述栅绝缘膜上、所述侧壁绝缘膜表面和所述器件区域的下部构造侧面连接并形成的栅电极。本专利技术的半导体装置包括由下部构造和该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；在该所述器件区域的上部构造侧面和栅电极侧面，形成表面比该栅电极表面要低的器件侧壁绝缘膜；以及在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上形成，并与所述栅电极和所述器件区域的下部构造侧面电连接的接触。本专利技术的半导体装置包括由下部构造和该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；所述器件区域的上部构造侧面上形成的侧壁绝缘膜；在所述器件区域的下部构造对向的侧面形成的电容器绝缘膜；所述栅绝缘膜上形成的栅电极；以及在所述电容器绝缘膜上形成。并与所述栅电极电连接的电容器电极构成。本专利技术优选的是，所述栅电极和所述电容器电极由连续形成的电极材料构成。本专利技术的半导体装置，在电连接有半导体衬底上形成MISFET的栅电极和所述MISFET沟道下方的阱区的半导体装置中，所述MISFET在所述半导体衬底上形成岛状器件区域侧面一部分上形成，并且所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接，在所述岛状器件区域的上面进行。本专利技术优选的是在所述岛状器件区域的对向侧面上形成电连接的两个栅电极。进而，优选的是以使其夹着所述岛状器件区域对面一侧上形成的所述二个栅电极的方式在岛状器件区域形成源和漏区。本专利技术半导体装置包括由下部构造和该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的下部构造对向的侧面上分别形成1对栅绝缘膜；在所述器件区域的上部构造侧面形成的侧壁绝缘膜；在所述1对栅绝缘膜上，所述侧壁绝缘膜的表面和所述器件区域的上部构造上形成的栅电极；以及在该所述器件区域的下部构造上形成源和漏区，使之夹着所述1对栅绝缘膜。在上述半导体装置中，所述栅电极最好是由金属材料组成。本专利技术的半导体装置的制造方法，包括把半导体衬底制成图形，并形成由下部构造和在该下部构造上形成且相对衬底主表面平行剖面面积比下部构造要小的上部构造构成的岛状器件区域的工序；形成同所述器件区域的上部构造侧面和下部构造上面连接的绝缘膜；在形成所述半导体衬底上栅电极的区域上形成一次性栅的工序；在所述器件区域的上部构造上形成源和漏的工序；在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅的上面的层间绝缘膜的工序；除去该一次性栅，形成露出所述器件区域的栅沟的工序；在露出所述栅沟底面的所述器件区域的上部构造上面形成栅绝缘膜的工序；以及在所述栅沟内，埋入并形成同所述器件区域的下部构造侧面电连接的栅电极的工序。本专利技术的半导体装置的制造方法包括在半导体衬底上介以绝缘层而形成的半导体层上面形成MIS晶体管的源、漏和栅电极的区域上形成掩模材本文档来自技高网...

【技术保护点】
一种半导体装置，电连接有半导体衬底上形成的ＭＩＳＦＥＴ的栅电极和所述ＭＩＳＦＥＴ的沟道下方的阱区，其中，所述ＭＩＳＦＥＴ形成在所述半导体衬底上形成为岛状的器件区域上，以及所述ＭＩＳＦＥＴ的栅电极和所述半导体衬底的阱区之间的电连接，在所述岛状器件区域侧面上进行。

【技术特征摘要】
JP 2000-6-12 175512/200;JP 1999-6-30 186995/19991.一种半导体装置，电连接有半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方的阱区，其中，所述MISFET形成在所述半导体衬底上形成为岛状的器件区域上，以及所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接，在所述岛状器件区域侧面上进行。2.根据权利要求1所述的半导体装置，其特征是所述栅电极由金属材料构成。3.根据权利要求1所述的半导体装置，其特征是所述栅电极和所述阱区之间的电连接通过在所述岛状器件区域的一部分侧面上形成的电容器来进行。4.一种半导体装置，包括具有由下部构造和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在所述器件区域的下部构造上和上部构造侧面形成的侧壁绝缘膜；以及同所述栅绝缘膜上、所述侧壁绝缘膜表面、和所述器件区域的下部构造侧面连接形成的栅电极。5.根据权利要求4所述的半导体装置，其特征是所述栅电极由金属材料构成。6.一种半导体装置，包括具有由下部构造和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；在该所述器件区域的上部构造侧面和栅电极侧面，形成表面比该栅电极表面低的器件侧壁绝缘膜；以及在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上形成同所述栅电极和所述器件区域的下部构造侧面电连接的接触。7.根据权利要求6所述的半导体装置，其特征是所述栅电极由金属材料构成。8.一种半导体装置，包括具备由下部构造，和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在所述器件区域的上部构造侧面上形成的侧壁绝缘膜；在所述器件区域下部构造的相对侧面形成的电容器绝缘膜；在所述栅绝缘膜上形成的栅电极；以及在所述电容器绝缘膜上形成同所述栅电极电连接的电容器电极构成。9.根据权利要求8所述的半导体装置，其特征是所述栅电极和所述电容器电极由连续形成的电极材料构成。10.根据权利要求8所述的半导体装置，其特征是所述栅电极由金属材料构成。11.一种半导体装置，电连接有在半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方的阱区，其中，所述MISFET在所述半导体衬底上形成岛状器件区域的一部分侧面上形成，以及所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接在所述岛状器件区域上面进行。12.根据权利要求11所述的半导体装置，其特征是在所述岛状器件区域的相对侧面上形成电连接的两个栅电极。13.根据权利要求12所述的半导体装置，其特征是形成源和漏区，使其夹着在所述岛状器件区域的相对侧面形成的所述二个栅电极。14.一种半导体装置，包括具有由下部构造和在该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底。在所述器件区域下部构造的相对侧面上分别形成1对栅绝缘膜；在所述器件区域的上部构造侧面形成的侧壁绝缘膜；在所述1对栅绝缘膜上、所述侧壁绝缘膜的表面和所述器件区域的上部构造上形成的栅电极；以及在该所述器件区域的下部构造上形成源和漏区，使其夹着所述1对栅绝缘膜。15.一种半导体装置的制造方法，包括下列步骤在半导体衬底上形成MOS晶体管的源、漏和沟道区的区域上形成掩模材料的工序；将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体衬底至规定深度，在该半导体衬底上形成凸部的工序；在所述掩模材料和所述凸部侧面，形成器件侧壁绝缘膜的工序；将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；在所述半导体衬底上形成栅电极的区域上，形成一次性栅的工序；在所述器件区域的上部构造上，形成源和漏的工序；在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅上面的层间绝缘膜的工序；除去该一次性栅，形成露出所述器件区域的栅沟的工序；在露出栅沟底面的所述器件区域的上部构造上面，形成栅绝缘膜的工序；以及在所述栅沟内，埋入并形成形成同所述器件区域的下部构造侧面电连接的栅电极的工序。16.一种半导体装置的制造方法，包括下列步骤在半导体衬底上介以绝缘层而形成的半导体层上面形成MIS晶体管的源、漏和栅电极的区域上形成掩模材料的工序；将所述掩模材料用作掩模，蚀刻所述半导体层，并使该半导体层形成凸部的工序；在所述半导体层的凸部侧面形成第1侧壁绝缘膜的工序；将所述掩模材料和第1侧壁绝缘膜用作掩模，蚀刻所述半导体层使所述绝缘层露出，并形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；在所述器件区域的下部构造侧面和第1侧壁绝缘膜侧面上，形成第2侧壁绝缘膜的工序；覆盖所述绝缘层、第2侧壁绝缘膜、第1侧壁绝缘膜、和所述器件区域的上部构造上面的栅所形成的区域而形成一次性栅的工序；在所述器件区域的上部构造上面，形成源和漏的工序；在形成绝缘膜以覆盖该一次性栅之后，使该绝缘膜表面平坦化并露出一次性栅的工序；除去该一次性栅，露出所述器件区域下部构造侧面，形成栅沟的工序；在所述栅沟底面的所述器件区域的上部构造上面，形成栅绝缘膜的工序；以及在所述栅沟内，埋入并形成栅电极的工序。17.一种半导体装置的制造方法，包括下列步骤在半导体衬底上的半导体层上面形成MOS晶体管的源、漏和栅电极的区域形成...

【专利技术属性】
技术研发人员：八木下淳史，斋藤友博，饭沼俊彦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]