金属氧化物半导体场效应管半导体器件及其制造方法技术

公开一种以低成本和短的制造周转时间提供耐压性高而电阻低的功率ＭＯＳＦＥＴ半导体器件。在平面型功率ＭＯＳＦＥＴ中，制造方法包括在漂移层中形成沟槽，并在沟槽的侧壁和底部形成体扩散层（形成沟槽并随后进行扩散）以获得一种结构。深体扩散形成对获得高耐压性和低电阻是有效的，但是为了获得该结构，一般要进行多次深体区域的外延生长和选择性形成，致使制造工序增多、成本激增和制造周期延长。但是，本结构可以更简单地带来类似的效果。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种耐压性高而电阻低的功率MOSFET(金属氧化物半导体场效应晶体管)半导体器件的结构及该结构的制造方法。图6是传统功率MOSFET的剖面图。为了达到高的耐压性和低的导通电阻，在结构漏极的漂移区域内局部地引入所谓体扩散。在MOSFET截止期间，空白层(Void layer)从深体扩散的两侧扩展而在中间彼此接触。具体地说，在这种情况下，栅极下面的漂移区域直至基本上等于深体扩散深度的深度都成了空白层。由于空白层的宽度非常大，电场张弛作用就大，因而耐压性得以提高，而不必降低漂移区域的杂质浓度。另一方面，由于漂移区域的密度无需降低，也就不必降低导通状态期间的漂移寄生电阻，于是还可以使MOSFET保持低的导通电阻。但是，为了实现传统的结构，必须多次进行深体区域的外延生长和选择性形成，而且增加制造工序，致使制造成本激增，制造周期延长。例如，当实现几百伏或更高的漏极耐压性时，深体区域需要5至12微米的厚度，但是，在这种情况下，深体区域的外延生长和选择性形成需要重复约6次。为了解决上述问题，本专利技术采用以下措施。(1)提供一种半导体器件，它包括高密度某一导电类型的半导体基片；在半导体基片的表面层上形成的低密度某一导电类型的半导体层；在低密度半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度某一导电类型半导体的表面层上形成的相对较浅的相反导电类型半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。(2)在所述半导体器件中用绝缘膜填充在低密度某一导电类型的半导体层中形成的所述沟槽的内部。(3)在所述半导体器件中用某一导电类型的多晶硅填充在低密度某一导电类型的半导体层中形成的所述沟槽的内部。(4)一种半导体器件制造方法，它包括以下步骤用外延生长法在高密度某一导电类型的半导体基片上形成低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；用位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠所述相对较浅的低密度相反导电类型的半导体扩散层，并在所述低密度某一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。(5)所述半导体器件制造方法还包括用绝缘膜填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。(6)所述半导体器件制造方法还包括用多晶硅填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。(7)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的氧化膜的固相扩散。(8)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的多晶硅的固相扩散。(9)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括分子层掺杂过程。附图说明图1是表示本专利技术半导体器件的第一实施例的示意的剖面图。图2是表示本专利技术半导体器件的第二实施例的示意的剖面图。图3A至3G是按照工序次序的剖面图，表示本专利技术半导体器件的第一实施例的第一制造方法。图4A至4C是按照工序次序的剖面图，表示本专利技术半导体器件的第一实施例的第二制造方法。图5A至5E是按照工序次序的剖面图，表示本专利技术半导体器件的第二实施例的第一制造方法。图6是表示传统半导体器件的一个实例的示意的剖面图。下面将参照附图描述本专利技术的各个实施例。图1是表示本专利技术半导体器件的第一实施例的示意的剖面图。在如高密度单晶硅的半导体基片101上设置低密度漂移层102之后，在漂移层上选择性地形成沟槽103，在该沟槽的侧壁和底部形成扩散层104，并形成绝缘膜109以填充该沟槽的内部，并进一步形成源极106、体扩散层105、栅极绝缘膜107和栅极108，以便构成功率MOSFET。体扩散层105与扩散层104部分重叠。当功率MOSFET是NMOS时，例如，使用包括密度为1×1019/cm3至1×1020/cm3的锑或砷的单晶硅基片，并，例如用带有密度为1×1014/cm3至5×1016/cm3的磷的外延层作为漂移层。外延层的厚度随所要求的耐压性而不同，工作电压高达约几百伏时通常范围在5至12微米。与外延层的厚度相似，沟槽的厚度取决于要求的耐压性，但范围约在3至10微米，略浅于外延层。在沟槽的侧壁和底部形成的扩散层的密度通常在1×1016/cm3至1×1018/cm3的范围内，而深度和横向扩散约为0.5至2μm(微米)。体扩散层、源极和栅极绝缘膜的诸如密度、深度和厚度等参数显示与通常的功率MOSFET类似的数值。在图1中，该结构产生单元性能效果。具体地说，当MOSFET截止时，空白层从在沟槽侧壁上形成的体扩散层两侧延伸彼此在中间接触，使得栅极下面的漂移区域直至基本上等于深体扩散的深度的深度完全形成空白层。由于空白层的宽度非常大，电场张驰作用就大，耐压性可以提高，而不必降低漂移层的杂质密度。由于漂移层的杂质密度不必降低，MOSFET导通期间的漂移寄生电阻就不必降低，MOSFET的导通电阻就可以保持低。和传统的实例类似地获得这些效果。另外，与传统方法相比，不必进行多次深体扩散的外延生长和选择性形成，沟槽和扩散层的形成可以一次完成，使得制造工序得以显著简化，带来诸如成本降低和制造周期缩短等效果。另外，在图1的实施例中，扩散层104可以与体扩散层105同时形成，在这种情况下，所述效果得以扩大。后面还将详细描述。图2是表示本专利技术半导体器件的第二实施例的示意的剖面图。基本概念与图1的实施例相似，但是第二实施例具有以下特征沟槽103的内部用包含杂质的多晶硅110填充。使用这样的结构，位于沟槽侧壁和底部的扩散层可以利用从多晶硅110扩散杂质的方法形成，因此有可能进一步减少工序。在这种情况下，在用多晶硅填充的过程中必须同时使用进行掺杂的多处理过程(doped poly-process)等方法来预先把杂质引入多晶硅110。本实施例的制造方法后面还将详细描述。图3表示按照工序次序的剖面图，表示本专利技术半导体器件的第一实施例的第一制造方法。作为例子，使用N-型功率MOSFET。图3A表示一种方法，它包括在包括密度为1×1019/cm3至1×1020/cm3的锑或砷作为N-型杂质的高密度半导体基片101上用外延生长法形成以密度为1×1014/cm3至5×1016/cm3的磷作为N-型杂质的厚约5至12微米的低密度漂移层102；随后用电炉氧化等方法生长约500埃的氧化膜111；随本文档来自技高网...

【技术保护点】
一种半导体器件，它包括：高密度某一导电类型的半导体基片；在所述半导体基片的表面层上形成的低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度某一导电类型的半导体的表面层上形成的相对较浅的相反导电类型的半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。

【技术特征摘要】
JP 2000-9-21 286913/00;JP 1999-10-25 302536/99;JP 1．一种半导体器件，它包括高密度某一导电类型的半导体基片；在所述半导体基片的表面层上形成的低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度某一导电类型的半导体的表面层上形成的相对较浅的相反导电类型的半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。2．按照权利要求1的半导体器件，其特征在于用绝缘膜填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部。3．按照权利要求1的半导体器件，其特征在于用某一导电类型的多晶硅填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部。4．一种按照权利要求1的半导体器件的制造方法，它包括以下步骤用外延生长法在高密度某一导电类型的半导体基片上形成低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成沟槽；在所...

【专利技术属性】
技术研发人员：小山内润，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]