半导体存储装置制造方法及图纸

虽然能够提高ＳＲＡＭ的集成度，但是第二金属配线ａ２、ｂ２必须与第一金属配线ａ１、ｂ１等在不同的层配线。从而增加了配线层，导致制造工序增加、制造工期延长以及制造成本增加等问题。分割Ｐ阱区，ＮＭＯＳ晶体管Ｎ１、Ｎ３形成于第一Ｐ阱区，ＮＭＯＳ晶体管Ｎ２、Ｎ４形成于第二Ｐ阱区。或者，分割Ｎ阱区，ＰＭＯＳ晶体管Ｐ１形成于第一Ｎ阱区，ＰＭＯＳ晶体管Ｐ２形成于第二Ｎ阱区。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及构成CMOS静态RAM的存储单元的半导体存储装置。a1是连接NMOS晶体管N1的漏极和PMOS晶体管P1的漏极的第一金属配线，a2是连接第一倒相器的输出端和第二倒相器的输入端的第二金属配线，由第一金属配线a1和第二金属配线a2构成存储结点。b1是连接NMOS晶体管N2的漏极和PMOS晶体管P2的漏极的第一金属配线，b2是连接第二倒相器的输出端和第一倒相器的输入端的第二金属配线，由第一金属配线b1和第二金属配线b2构成存储结点。C是扩散接触孔，GC是栅极接触孔，VDD是在N阱区形成的P+扩散区域的电源电位，GND是在P阱区形成的N+扩散区域的接地电位，WL1是连接到NMOS晶体管N3的栅极的字线，WL2是连接到NMOS晶体管N4的栅极的字线，BL1是连接到NMOS晶体管N3的漏极的位线，BL2是连接到NMOS晶体管N4的漏极的位线。以下说明其操作。如图9所示进行布局时，可以构成如图2所示的电路结构的SRAM。在生成图9所示的半导体存储装置时，例如，NMOS晶体管N1、N2、N3、N4，PMOS晶体管P1、P2，第一金属配线a1、b1，字线WL1、WL2形成于第一层。本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：由第一ＰＭＯＳ晶体管和第一ＮＭＯＳ晶体管构成的第一倒相器；由第二ＰＭＯＳ晶体管和第二ＮＭＯＳ晶体管构成，同时输入端连接到所述第一倒相器的输出端且输出端连接到所述第一倒相器的输入端的第二倒相器；与所述第一倒相器的输出端连接的第三ＮＭＯＳ晶体管；与所述第二倒相器的输出端连接的第四ＮＭＯＳ晶体管；其中，所述第一及第二ＰＭＯＳ晶体管形成于Ｎ阱区，同时，所述第一及第三ＮＭＯＳ晶体管形成于第一Ｐ阱区，而且，所述第二及第四ＮＭＯＳ晶体管形成于第二Ｐ阱区，另一方面，在所述第三ＮＭＯＳ晶体管上装配第一字线，在所述第四ＮＭＯＳ晶体管上装配第二字线。

【技术特征摘要】
JP 2001-8-16 247303/011.一种半导体存储装置，其特征在于包括由第一PMOS晶体管和第一NMOS晶体管构成的第一倒相器；由第二PMOS晶体管和第二NMOS晶体管构成，同时输入端连接到所述第一倒相器的输出端且输出端连接到所述第一倒相器的输入端的第二倒相器；与所述第一倒相器的输出端连接的第三NMOS晶体管；与所述第二倒相器的输出端连接的第四NMOS晶体管；其中，所述第一及第二PMOS晶体管形成于N阱区，同时，所述第一及第三NMOS晶体管形成于第一P阱区，而且，所述第二及第四NMOS晶体管形成于第二P阱区，另一方面，在所述第三NMOS晶体管上装配第一字线，在所述第四NMOS晶体管上装配第二字线。2.如权利要求1所述的半导体存储装置，其特征在于，形成第一和第二PMOS晶体管，使其源极和漏极在与第一和第二字线垂直的方向上排成一列。3.如权利要求1所述的半导体存储装置，其特征在于，第一和第二PMOS晶体管的源极连接到N阱区内形成的P+扩散区域的电源电位。4.如权利要求1所述的半导体存储装置，其特征在于，形成第一和第三NMOS晶体管，使其源极和漏极在与第一字线垂直的方向上排成一列。5.如权利要求1所述的半导体存储装置，其特征在于，形成第二和第四NMOS晶体管，使其源极和漏极在与第二字线垂直的方向上排成一列。6.如权利要求1所述的半导体存储装置，其特征在于，第一P阱区和构成其他存储单元的第二P阱区共享同一P阱区，第二P阱区和构成其他存储单元的第一P阱区共享同一P阱区。7.如权利要求6所述的半导体存储装置，其特征在于，第一NMOS晶体管的源极和构成其他存储单元的第二NMOS晶体管的源极连接到P阱区内形成的N+扩散区域的接地电位。8.如权利要求1所述的半导体存储装置，其特征在于，在垂直于第一和第二字线的方向上形成长方形状的...

【专利技术属性】
技术研发人员：新居浩二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]