半导体器件的制造方法技术

一种半导体器件的制造方法，其中： 包括： 在衬底上形成拥有连接孔的绝缘膜的第１工序； 在包含所述连接孔的壁面及底面的所述绝缘膜上形成导电性的底层的第２工序； 对所述底层进行溅射蚀刻而将沉积在所述连接孔底面上的底层的至少一部分沉积在所述连接孔的壁面的下方的第３工序；以及 利用镀膜法在所述底层上形成金属层的第４工序。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及拥有金属布线的，特别涉及具有用双道金属镶嵌法制成的金属布线的。下面，参考附图，说明现有的半导体器件中的多层化金属布线的形成方法。图7(a)～图7(c)、图8(a)及图8(b)是按现有的下的工艺顺序示出的多层布线中的含通孔的那一部分的剖面结构。如图7(a)所示，在半导体衬底(未示)上依次沉积由氧化硅等制成的第1绝缘膜101及第2绝缘膜102。接着，在第2绝缘膜102的一定区域上形成下布线形成沟，隔着由氮化钽制成的第1阻挡膜103及由钽制成的第2阻挡膜104在所形成的下布线形成沟中填满由铜制成的下布线105。之后，再依次沉积由氮化硅制成的第3绝缘膜106、由氧化硅制成的第4绝缘膜107及第5绝缘膜108。接着，在第5绝缘膜108的对应于下布线105的上侧区域上形成上布线形成沟108a。接着，在第3绝缘膜106及第4绝缘膜107的对应于上布线形成沟108a的下侧区域有选择地形成让下布线105露出的通孔107a。如图7(b)所示，利用溅射法等在第5绝缘膜108上，在包含通孔107a及上布线形成沟108a的底面及壁面的整个面上依次沉积由氮化钽制成的第1阻挡膜109及由钽制成的第2阻挡膜110。如图7(c)所示，利用溅射法等在第2阻挡膜110上，在包含通孔107a及上布线形成沟108a的底面及壁面的整个面上沉积镀铜种子层111，之后，如图8(a)所示，利用电解镀膜法，将由铜制成的上布线形成层112A埋在通孔107a及上布线形成沟108a中。如图8(b)所示，利用化学机械抛光法等将沉积在第5绝缘膜108上的上布线形成层112A除掉，且将它的上面平坦化，而从上布线形成层112A形成上布线112B及通道(via)112C。之后，再在已平坦化的第5绝缘膜108及上布线112B上形成第6绝缘膜113。然而，在上述现有的下，若布线的微细化进一步深入，则很难借助镀膜法将上布线形成层112A埋在通孔107a中。换句话说，因为随着布线的微细化，通孔107a的纵横比(＝深度和开口直径之比)增大，故要求在对通孔107a沉积第1阻挡膜109、第2阻挡膜110及镀膜种子层111时，各自的溅射原子具有更高的直进性(各向异性)。另一方面，若溅射原子的直进性增大，则如图9(a)的溅射工序所示，就无法在通孔107a的壁面下方充分地沉积第1阻挡膜109、第2阻挡膜110及镀膜种子层111，而造成薄膜化。尤其是，在第1阻挡膜109、第2阻挡膜110的膜厚很薄的情况下，构成镀膜种子层111的铜原子会凝聚起来，而形不成膜厚一样的膜，造成膜不连续。结果是，如图9(b)的镀膜工序所示，上布线形成层112A没充填在通孔107a中，而出现了被称为空隙(void)或者缝口(seam)107b的空洞状态那样的缺陷。在不能保证上布线形成层112A确实充填在通孔107a中的情况下，就会出现以下现象，即通道(via)112C及布线105、112B的电阻增大，发生电子迁移或者应力迁移等而造成多层布线的可靠性大大地下降。若这时增大第1阻挡膜109、第2阻挡膜110及镀膜种子层111各自的膜厚，又会如附图说明图10(a)的溅射工序所示，形成在通孔107a的开口部分上端的伸出部分111a会变大。结果是，在图10(b)的镀膜工序中，通孔107a的几乎整个内部都成为缝口107c。为达成本专利技术的目的，本专利技术提高了一种，即对通过溅射法形成的底层中位于连接孔底面的沉积部分而言，至少有一部分沉积在连接孔的壁面的下方。具体而言，本专利技术所涉及的，包括在衬底上形成拥有连接孔的绝缘膜的第1工序；在包含连接孔的壁面及底面的绝缘膜上形成导电性的底层的第2工序；对底层进行溅射蚀刻而将沉积在连接孔底面上的底层的至少一部分沉积在连接孔的壁面的下方的第3工序；以及利用镀膜法在底层上形成金属层的第4工序。根据本专利技术的，对底层进行溅射蚀刻以后，设在绝缘膜中的连接孔的底面上的底层的至少一部分便沉积在连接孔的壁面的下方，故沉积在连接孔的壁面下方的底层的膜厚增大。这样在连接孔的壁面下方底层也是连续着沉积的。结果是，在连接孔的壁面下方底层的覆盖力提高，而可防止容易出现在连接孔底部的角落里的不连续(膜破损)。而且，是在沉积好底层之后，对所沉积的底层进行溅射蚀刻的，故可使形成在连接孔的开口部分上端的伸出部分减小，这样也就为利用镀膜法将金属层埋入连接孔中确保了一个充分大的开口面积。结果是，可防止在连接孔的内部出现空隙、缝口等，而可提高金属层的埋入特性。在底层为阻挡层的情况下，通过溅射蚀刻，该阻挡层中覆盖连接孔的壁面下方的那一部分变厚且均匀地将连接孔的壁面覆盖起来，故可抑制构成金属层的原子例如铜原子扩散到绝缘膜的界面。结果是，可提高抗电子迁移性或者是抗应力迁移性等。而且，在底层为阻挡层的情况下，底层中位于连接孔的底面的部分会因为溅射蚀刻而变薄，金属原子也就容易在充填在连接孔中的金属层和形成在其下侧的下布线之间扩散，结果是，能抑制在连接孔底部出现空隙，也就提高了抗电子迁移性。而且，由于底层变薄了，故可减小布线电阻。在本专利技术的中，最好是，底层为由金属制成的镀膜种子层，镀膜种子层及金属层以铜为主成分。在本专利技术的中，底层为防止构成金属层的原子扩散到绝缘膜中的阻挡层，在本专利技术的中，在第3工序和第4工序之间，还有在包含连接孔的壁面及底面的阻挡层上形成由金属制成的镀膜种子层的第5工序。在这种情况下，最好是，在第5工序和第4工序之间，还有对镀膜种子层进行减射蚀刻，而让沉积在连接孔底面上的镀膜种子层的至少一部分沉积在连接孔的壁面的下方的第6工序。在底层为阻挡层的情况下，最好是，镀膜种子层及金属层以铜为主成分。在底层为阻挡层的情况下，最好是，在第3工序中，除去阻挡层中沉积在连接孔底面的那一部分。在底层为阻挡层的情况下，最好是，阻挡层由高熔点金属或者该高熔点金属的氮化物制成。这时的阻挡层，最好是由下阻挡层和上阻挡层构成，下阻挡层由高熔点金属的氮化物制成；上阻挡层由高熔点金属制成。对上阻挡层和下阻挡层各自重复进行第2工序及第3工序。图2(a)及图2(b)示出了按本专利技术的一个实施例所涉及的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图3(a)及图3(b)示出了按本专利技术的一个实施例所涉及的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图4(a)及图4(b)示出了按本专利技术的一个实施例所涉及的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图5(a)及图5(b)示出了按本专利技术的一个实施例所涉及的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图6(a)及图6(b)示出了按本专利技术的一个实施例所涉及的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图7(a)、图7(b)及图7(c)示出了按现有的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图8(a)及图8(b)示出了按现有的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图9(a)及图9(b)示出了按现有的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。图10(a)及图10(b)示出了按现有的中的工艺顺序示出的多层布线中含通孔的那一部分的剖面结构。符号说明11-第1绝缘膜；12-第2绝缘膜；13-下阻挡层；14本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其中包括在衬底上形成拥有连接孔的绝缘膜的第1工序；在包含所述连接孔的壁面及底面的所述绝缘膜上形成导电性的底层的第2工序；对所述底层进行溅射蚀刻而将沉积在所述连接孔底面上的底层的至少一部分沉积在所述连接孔的壁面的下方的第3工序；以及利用镀膜法在所述底层上形成金属层的第4工序。2.根据权利要求1所述的半导体器件的制造方法，其中所述底层为由金属制成的镀膜种子层，所述镀膜种子层及金属层以铜为主成分。3.根据权利要求1所述的半导体器件的制造方法，其中所述底层为防止构成所述金属层的原子扩散到所述绝缘膜中的阻挡层；在所述第3工序和所述第4工序之间，还有在包含所述连接孔的壁面及底面的所述阻挡层上形成由金属制成的镀膜种子层的第5工序。4.根据权利要求3所述的半导体器件的制造方法，其中在所...

【专利技术属性】
技术研发人员：垂水喜明，池田敦，岸田刚信，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：