形成多层低介电常数双镶嵌连线的制程制造技术

一种形成多层低介电常数双镶嵌连线的制程，包括沉积具有第一低介电常数的第一介电层于基底上，蚀刻第一介电层，以形成许多双镶嵌通孔穿过第一介电层到达基底，于每个双镶嵌通孔内形成被阻隔层包覆的铜导体塞，回蚀刻第一介电层，以形成许多沟渠介于许多双镶嵌通孔之间，以及旋涂具有小于第一低介电常数的第二低介电常数的第二介电层于许多沟渠内。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关一种双镶嵌(dual damascene)制程及结构，特别是关于一种形成多层低介电常数铜双镶嵌连线(multi-layer low-k dielectric Cudual damascene Interconnect)的制程。
技术介绍
由于积体电路(IC)的制程发展进步快速，IC中的元件为达到高密度化，元件的尺寸不断地缩小，因为IC元件的高密度化和尺寸的缩小，需要更先进的导线结构和传输性能更佳的新材料，因此以铜作为导体的材料来取代原有的铝导线。由于IC元件的高密度，使得制程工作的难度提高，于是一种双镶嵌制程及结构发展出来，因为双镶嵌的制程提供制程单纯化的优点，因而降低制程工作的难度。一般而言，双镶嵌的制程具有单纯化的优点，可以减少制程的步骤，而以铜作为导体的材料能够有效的降低导线的电阻。但是在极高密度的IC中，铜制程双镶嵌连线仍然因为层间介电层(Inter-Layer Dielectric；ILD)的高等效介电常数，而导致高的电阻-电容(RC)延迟，因而造成IC的动作速度延迟的结果，因此需要降低介电层的介电常数，以解决IC的速度延迟的问题。使用低介电常数的材料作本文档来自技高网...

【技术保护点】
一种形成多层低介电常数双镶嵌连线的制程，其特征是：它包括下列步骤：（１）沉积具有第一低介电常数的第一介电层于一基底上；（２）蚀刻该第一介电层，以形成许多双镶嵌通孔穿过该第一介电层，到达该基底的一表面；（３）形成第一阻 隔层被覆该第一介电层及该基底的该表面；（４）于每一该双镶嵌通孔内形成一铜导体塞；（５）形成第二阻隔层覆盖该铜导体塞，使得该第一及第二阻隔层封闭该铜导体塞；（６）回蚀刻该第一介电层，以形成许多沟渠介于该许多双镶嵌通孔之 间；（７）旋涂具有小于该第一低介电常数的第二低介电常数的第二介电层于该许...

【技术特征摘要】
1.一种形成多层低介电常数双镶嵌连线的制程，其特征是它包括下列步骤(1)沉积具有第一低介电常数的第一介电层于一基底上；(2)蚀刻该第一介电层，以形成许多双镶嵌通孔穿过该第一介电层，到达该基底的一表面；(3)形成第一阻隔层被覆该第一介电层及该基底的该表面；(4)于每一该双镶嵌通孔内形成一铜导体塞；(5)形成第二阻隔层覆盖该铜导体塞，使得该第一及第二阻隔层封闭该铜导体塞(6)回蚀刻该第一介电层，以形成许多沟渠介于该许多双镶嵌通孔之间；(7)旋涂具有小于该第一低介电常数的第二低介电常数的第二介电层于该许多沟渠内。2.根据权利要求1所述的制程，其特征是该形成铜导体塞的步骤包括下列步骤沉积一铜导体层填充于该许多双镶嵌通孔内；以及回蚀刻该铜导体层，使得该铜导体层仅余留在该许多双镶嵌通孔内。3.根据权利要求2所述的制程，其特征是更包括在该回蚀刻铜导体层后，移除该第一阻隔层在该许多双镶嵌通孔以外的部份。4.根据权利要求1所述的制程，其特征是该形成第二阻隔层覆盖该铜导体塞的步骤包括下列步骤沉积该第二阻隔层于该铜导体塞及第一介电层上；以及化学性机械式研磨该第二阻隔层，使该第二阻隔层仅余留在该许多双镶嵌通孔上方。5.根据权利要求1所述的制程，其特征是该沉积第一介电层的步骤包括化学气相沉积SiOC。6.根据权利要求1所述的制程，其特征是该回蚀刻第一介电层的步骤包括湿蚀刻。7.根据...

【专利技术属性】
技术研发人员：涂瑞能，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]