【技术实现步骤摘要】
本专利技术涉及CMOS器件，并且更具体地说，涉及形成在同一衬底上的高性能NFET和PFET器件。
技术介绍
高性能逻辑电路中的性能增益取决于增加开态电流而不减少关态电流。由于器件尺寸被改变比例时，更难取得性能增益。缩放比例的一个具体方面包括降低栅极氧化物的物理厚度。对于给定的栅极电压，穿过栅极氧化物建立电场。如果栅极氧化物减少，那么对于同一栅极电压，电场的大小增加。在PFET器件的情况下，负电压施加到栅极上用于接通器件。当器件处在接通状态时，沟道相对于它的多数载流子类型变为反相。随着在沟道中的负电荷增加，栅极变为耗尽其多数载流子。一般地这被称为栅极耗尽效应并作为栅极氧化物的有效增厚。这种效应对于薄膜栅极氧化物是特别显著的。从而，对于高性能器件，栅极耗尽是一个问题。 研究人员建议在栅极材料上使用SiGe以降低栅极耗尽效应。使用SiGe的主要好处是硼的固态溶解性在多晶SiGe中比在多晶Si中高。已经提出SiGe栅极叠层(stacks)的使用提高了PFET器件的性能。然而，用SiGe栅极叠层使NFET器件性能下降。例如，参看2001年8月23日公开的、由Mari...
【技术保护点】
【技术特征摘要】
书限定的精神和范围的情况下，可以做出各种变化和修改。权利要求1.一种半导体器件结构，包括衬底；淀积在该衬底上的介质层；淀积在该介质层上的第一和第二叠层；该第一叠层包括淀积在该介质层上的第一硅层、淀积在该第一硅层上的锗化硅层、淀积在该锗化硅层上的第二硅层以及淀积在该第二硅层上的第三硅层；该第二叠层包括淀积在该介质层上的第一硅层以及淀积在该第一硅层上的第三硅层。2.根据权利要求1的结构，其中该第一叠层的第一硅层包括多晶硅，该第二叠层的第一硅层包括多晶硅。3.根据权利要求1的结构，其中该第一叠层的第一硅层包括非晶硅，该第二叠层的第一硅层包括非晶硅。4.根据权利要求1的结构，其中该衬底是绝缘体基外延硅衬底。5.根据权利要求1的结构，其中该锗化硅层是通过其中GeH4∶SiH2Cl2比率范围为0.025到1.00的气体沉积的。6.根据权利要求1的结构，其中该锗化硅层包括硼。7.根据权利要求1的结构，其中该锗化硅层具有大约5nm的大致均匀厚度。8.一种半导体器件结构，包括淀积在衬底上的NFE...
【专利技术属性】
技术研发人员：布鲁斯·B·多里斯，阿什马·B·查克拉瓦蒂，凯文·K·钱，丹尼尔·A·尤里阿特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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