具有可调节输入/输出带宽的半导体存储器件制造技术

一种存储器件，包括：　　　　多个数据Ｉ／Ｏ缓冲器，逐一连接到多个Ｉ／Ｏ端口；　　　　开关阵列，包括多个开关，这些开关连接多个数据Ｉ／Ｏ缓冲器到多个读出放大器阵列；和　　　　开关控制器，用于接收外部控制信号，以控制每个数据Ｉ／Ｏ缓冲器的生效，和多个开关的开／关操作。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体存储器件，并特别涉及与具有不同类型的数据输入/输出(I/O)带宽的各种系统兼容的半导体存储器件。
技术介绍
常规的存储器件具有固定的I/O带宽。使用存储器件的系统根据制造公司或它的用途可以具有不同的带宽。因此，常规存储器件需要附加的接口器件，以便在具有与常规存储器件不同的数据带宽的系统中使用。
技术实现思路
所以，本专利技术的一个目的是提供配置为控制I/O数据带宽的存储器件。按本专利技术的一个实施例，提供一种存储器件，包括逐一连接到多个I/O端口的多个数据I/O缓冲器；具有多个开关的开关阵列，用于连接多个数据I/O缓冲器到多个读出放大器阵列；和开关控制器，用于接收外部控制信号，以控制数据I/O缓冲器和多个开关。附图说明图1是示出了根据本专利技术一个优选实施例的存储器件的结构方框图；图2是显示图1所示主位线上拉控制器、单元阵列块、和列选择控制器的结构示意图；图3是显示图2所示主位线上拉控制器的结构示意图；图4是显示图2所示主位线负载控制器的结构示意图；图5是显示图2所示列选择控制器的结构示意图；图6是显示图2所示子单元块的详细结构图；图7a和7b是显示图6所示子本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括多个数据I/O缓冲器，逐一连接到多个I/O端口；开关阵列，包括多个开关，这些开关连接多个数据I/O缓冲器到多个读出放大器阵列；和开关控制器，用于接收外部控制信号，以控制每个数据I/O缓冲器的生效，和多个开关的开/关操作。2.一种存储器件，包括数据I/O缓冲器，连接到一个I/O端口，用于输入/输出多个数据位；开关阵列，包括多个开关，这些开关在数据I/O缓冲器与读出放大器阵列之间传送数据，用于按预定的数据位数处理数据；和开关控制器，用于接收外部控制信号，以控制多个开关的开/关操作。3.一种存储器件，包括多个数据I/O缓冲器，逐一连接到多个I/O端口，用于输入/输出多个数据位；开关阵列，包括多个开关，这些开关连接数据I/O缓冲器和读出放大器阵列，用于按预定的数据位数处理数据；和开关控制器，用于接收外部控制信号，以控制多个数据I/O数据缓冲器的生效，和多个开关的开/关操作。4.根据权利要求3的存储器件，其中，该开关控制器通过所述I/O端口之一接收所述外部控制信号之一。5.一种存储器件，包括开关阵列，包括多个第一开关，用于连接数据I/O缓冲器的下字节区到读出放大器阵列的下字节区；多个第二开关，用于连接数据I/O缓冲器的下字节区到该读出放大器阵列的上字节区；和多个第三开关，用于连接数据I/O缓冲器的上字节区到该读出放大器阵列的上字节区；和开关控制器，用于接收外部控制信号，以控制该数据I/O缓冲器的生效和该第一到第三开关的开/关操作。6.根据权利要求5的存储器件，其中，当使包括在该外部控制信号中的下信号生效时，该开关控制器导通第一开关，并使连接到I/O端口的数据I/O缓冲器的下字节区生效，并且当使包括在该外部控制信号中的上字节信号生效时，该开关控制器导通第三开关，并使连接到I/O端口的数据I/O缓冲器的上字节区生效。7.根据权利要求5的存储器件，其中，该数据I/O缓冲器的下字节区连接到I/O端口，该数据I/O缓冲器的上字节区不连接到I/O端口，并且通过连接到该数据I/O缓冲器的上字节区的引线腿而提供包括在该外部信号中的外部控制信号。8.根据权利要求7的存储器件，其中，当通过该引线腿输入的控制信号是“0”时，该开关控制器使第一开关生效，当通过该引线腿输入的控制信号是“1”时，该开关控制器使第二开关生效。9.根据权利要求5的存储器件，其中，当包括在外部控制信号中的字节信号生效时，如果通过连接到上字节区的引线腿输入的信号是“1”，该开关控制器使数据I/O缓冲器的上字节区失效而使第二开关生效；如果通过该引线腿输入的信号是“0”，那么开关控制器使第一开关生效，并且当该字节信号失效时，如果包括在外部控制信号中的下字节信号生效，则该开关控制器导通第一开关，然后使数据I/O缓冲器的下字节区生效；和如果包括在外部控制信号中的上字节信号生效，则该开关控制器导通第三开关，...

【专利技术属性】
技术研发人员：姜熙福，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：