【技术实现步骤摘要】
本专利技术涉及半导体器件、动态型半导体存储器件及半导体器件的制造方法，例如适用于能够高速写入的通用DRAM及混装DRAM，特别适合于加工尺寸在0.1μm以下(含0.1μm)的微小DRAM。
技术介绍
近年来，随着DRAM高集成化、高密度化倾向的加速，单元尺寸越来越缩小，单元晶体管的栅极长度也加快缩小。在DRAM(Dynamic Random AccessMemory，动态随机存储器)单元中，为了维持电容器中存储的电荷的保持特性(记忆特性)，必须控制单元晶体管的亚阈值电流、结漏电流及GIDL(GateInduced Drain Leakage，栅极感应漏极洩漏)电流。特别是为了抑制亚阈值电流，必须将单元晶体管的阈值电压设定得较高。另外，必须通过增大沟道用量(dose)来补偿因伴随栅极长度的缩小而产生的短沟道效应所引起的阈值电压降低，其结果却助长了结漏电流的增大及电子的沟道迁移率的降低。前者引起DRAM的记忆特性的恶化，后者在形成高速动作的DRAM时阻止改善单元晶体管的驱动力。特别是随着单元尺寸的缩小，决定单元晶体管的驱动力的重要参数即沟道宽度W缩小，驱动力的降低...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，其特征在于，具有存储单元，所述存储单元具有在半导体基板的主表面形成的凸起形状的半导体层、在所述半导体层的一部分形成的第一导电型的沟道区、夹住所述沟道区的两侧，在所述半导体层中形成的第二导电型的源极区及漏极区、在所述半导体层的相对的侧壁的所述沟道区表面形成的一对第一绝缘膜、在所述半导体层的相对的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极、在所述半导体层的所述源极区附近设置的一个电极与所述源极区电气连接的沟槽电容、以及在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的沟槽电容之间形成的、膜厚比所述第一绝缘膜要厚的第二绝缘膜。2.如权利要求1所述的半导体器件，其特征在于，还具有在所述半导体层的上表面及侧壁的至少一方设置的将所述源极区与所述沟槽电容的一个电极电气连接的带状电极、以及介于所述源极区与所述带状电极之间的一部分的第三绝缘膜。3.如权利要求1所述的半导体器件，其特征在于，还具有在所述沟槽电容的上部形成的第四绝缘膜、在所述半导体层上形成的并被所述一对栅极夹住的第五绝缘膜、在所述第四绝缘膜上形成的并与所述一对栅极电气连接的第一字线、以及在所述第五绝缘膜上形成的并与所述一对栅极电气连接的第二字线。4.如权利要求3所述的半导体器件，其特征在于，所述第四绝缘膜的膜厚比所述第一绝缘膜的膜厚要厚。5.如权利要求1所述的半导体器件，其特征在于，还具有与所述漏极区通过连接部电气连接的位线、以及设置在相邻的沟槽电容之间并实质上是与所述连接部相同结构的分离部分。6.如权利要求1所述的半导体器件，其特征在于，所述一对栅极电极是多晶硅层与硅化物层的层叠结构。7.如权利要求1至权利要求6的任一项所述的半导体器件，其特征在于，还具有在所述半导体层的上部设置的由蚀刻选择比大于所述一对栅极电极材料的材料形成的第六绝缘膜。8.一种动态型半导体存储器件，具有包含叶片栅极型双栅极晶体管、以及一个电极与该双栅极晶体管电气连接的沟槽电容的多个存储单元，各存储单元中的双栅极晶体管与沟槽电容分别每隔一对相邻配置，具有将这些一对双栅极晶体管及一对沟槽电容相互交错状配置的存储单元阵列，所述动态型半导体存储器件中，其特征在于，所述双栅极晶体管具有在半导体基板的主表面形成的柱体、在所述柱体的一部分形成的第一导电型的沟道区、夹住所述沟道区的两侧，在所述柱体中形成的第二导体型的源极区及漏极区、在所述柱体的相对的侧壁的所述沟道区表面形成的一对第一绝缘膜、以及在所述柱体的相对的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极，所述沟槽电容具有在所述柱体的所述源极区附近设置的与所述源极区电气连接的第一电极、在与所述第一电极之间隔着电容绝缘膜而相对配置的第二电极、以及分别在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的一对沟槽电容之间形成的、膜厚比所述第一绝缘膜要厚的一对第二绝缘膜。9.如权利要求8所述的动态型半导体存储器件，其特征在于，还具有在所述柱体的上表面及侧壁的至少一方设置的将所述源...
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