一种改善FinFET器件性能的源漏外延形工艺方法技术

本发明专利技术提供一种改善FinFET器件性能的源漏外延形工艺方法，提供Fin器件结构，包括：纵向间隔排列且覆盖有薄型氧化层的多个Fin结构；填充于相邻的Fin结构之间的STI区；位于Fin结构上横向间隔排列的多个栅结构；沉积覆盖栅结构和Fin结构的薄型氧化层的侧墙；刻蚀去除栅结构顶部的侧墙及部分Fin结构的侧墙；刻蚀去除被去除侧墙的Fin结构中露出的部分，形成凹槽；刻蚀去除凹槽侧壁的薄型氧化层，以扩大凹槽体积；在凹槽位置形成外延层结构。本发明专利技术形成外延层沟槽后，增加刻蚀去除沟槽侧壁氧化物的工艺，使后续生长外延层的体积增大，从而有利于增加应力，同时降低源漏电阻，因而有利于提高器件的性能。于提高器件的性能。于提高器件的性能。

【技术实现步骤摘要】
一种改善FinFET器件性能的源漏外延形工艺方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善FinFET器件性能的源漏外延形工艺方法。

技术介绍

[0002]从90nm开始，SiGe源漏外延是提高PMOS器件性能的关键因素，从14nm开始，采用SiP源漏外延技术来提高NMOS的性能，不同的外延轮廓具有不同的应力，进而影响器件性能。传统工艺中，用于外延的沟槽刻蚀使得较厚的氧化层仍留在沟槽中，因此后续生长的外延层的体积会受到很大限制。
[0003]然而体积较大的外延层有利于增强应力并且降低电阻，因此如何提高外延层的体积值得探讨。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善FinFET器件性能的源漏外延形工艺方法，用于解决现有技术中FinFET器件的外延层沟槽形成后，沟槽侧壁仍然留有较厚氧化层，从而使得生长外延层受限，导致影响器件性能问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种改善FinFET器件性能的源漏外延形工艺方法，至少包括：<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善FinFET器件性能的源漏外延形工艺方法，其特征在于，至少包括：步骤一、提供Fin器件结构，所述Fin器件结构至少包括：位于基底上纵向间隔排列的多个Fin结构，所述Fin结构外表面以及所述基底上覆盖有薄型氧化层；位于所述薄型氧化层之外并填充于相邻的所述Fin结构之间的STI区；所述STI区的上表面高度低于所述Fin结构顶部的高度，并且高于所述STI区上表面高度的每个所述Fin结构的部分为第一Fin结构；形成于所述基底上、所述纵向间隔排列的多个Fin结构外表面的所述薄型氧化层上横向间隔排列的多个栅结构；步骤二、沉积覆盖所述多个栅结构外表面和所述多个Fin结构外表面的所述薄型氧化层的侧墙；步骤三、刻蚀去除所述栅结构顶部的所述侧墙以及多个所述Fin结构中的数个Fin结构上的所述侧墙；步骤四、刻蚀去除步骤三中被去除侧墙的所述数个Fin结构中每个Fin结构中的所述第一Fin结构，在去除了所述第一Fin结构的位置形成凹槽；步骤五、刻蚀去除所述凹槽侧壁的所述薄型氧化层，以扩大所述凹槽的体积；步骤六、在所述数个凹槽的位置形成外延层结构。2.根据权利要求1所述的改善FinFET器件性能的源漏外延形工艺方法，其特征在于：步骤一中的所述栅结构包括：多晶硅层、位于所述多晶硅层上的硬掩膜层、位于所述硬掩膜层上的氧化层。3.根...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：