沟槽栅MOSFET器件的制造方法技术

公开了一种沟槽栅MOSFET器件的制造方法，包括：在衬底上形成外延层，衬底包括第一区域和第二区域；在外延层中形成沟槽；在第一区域的沟槽底部和外延层表面中形成第一阱区和体区；在外延层的表面和沟槽中形成第一绝缘层，第一绝缘层围绕沟槽形成空腔；在空腔中形成多晶硅层，去除多晶硅层的一部分暴露空腔的上部；对第一绝缘层回蚀刻，暴露沟槽上部；在沟槽上部侧壁表面和第一绝缘层与多晶硅层的上表面形成栅氧化层；在凹槽中形成栅极导体；在体区中形成源区。本申请的沟槽栅MOSFET器件的制造方法中，在第一区域的沟槽底部形成第一阱区的同时在第二区域的外延层中形成体区，减少了一次掩膜的使用及一次离子注入，从而简化了工艺流程，降低了成本。降低了成本。降低了成本。

【技术实现步骤摘要】
沟槽栅MOSFET器件的制造方法


[0001]本专利技术涉及半导体器件
，特别涉及一种沟槽栅MOSFET器件的制造方法。

技术介绍

[0002]功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。
[0003]在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOSFET。沟槽栅MOSFET器件电压范围从30V
‑
150V，其中150V高压SGT器件包括器件元胞区域，为了实现器件电压要求还要设计终端结构，常规工艺终端结构中通过单独的掩膜及注入工艺制作终端结构，期望进一步简化工艺流程以及降低工艺成本。

技术实现思路

[0004]鉴于上述问题，本专利技术的目的在于提供一种沟槽栅MOSFET器件的制造方法，通过在第一区域的沟槽底部进行离子注入时对第二区域的外延层表面也进行离子注入，减少了一次掩膜的使用和一次离子注入，从而简化了工艺流程以及降低了工艺成本。
[0005]根据本专利技术的一方面，提供一种一种沟槽栅MOSFET器件的制造方法，包括：在第一掺杂类型的衬底的第一表面上形成第一掺杂类型的外延层，所述衬底包括第一区域和第二区域；在所述外延层中蚀刻形成多个沟槽；在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区，所述第二阱区为体区，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述空腔中形成多晶硅层，并对所述多晶硅层进行回蚀刻，去除第二区域所述多晶硅层的一部分以暴露出所述空腔的上部；对所述第一绝缘层进行回蚀刻，以暴露第二区域所述沟槽的上部；在第二区域所述沟槽上部侧壁表面和所述第一绝缘层与多晶硅层的上部表面形成栅氧化层，所述栅氧化层围成凹槽；在第二区域所述凹槽中形成栅极导体；以及在所述体区中形成第一掺杂类型的源区。
[0006]可选地，在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区的步骤包括：采用图案化的掩膜遮挡所述第一区域的所述外延层的表面和所述第二区域的所述沟槽的开口；对所述外延层的第一表面进行离子注入，所述第一区域中，注入的离子在所述沟槽的底部第一阱区；第二区域中，注入的离子在所述外延层的表面中形成第二阱区。
[0007]可选地，对所述多晶硅层进行回蚀刻，去除第二区域所述多晶硅层的一部分以暴露出所述空腔的上部和对所述第一绝缘层进行回蚀刻的步骤之间，还包括：在所述空腔的上部和所述第一绝缘层的表面形成第二绝缘层，所述第二绝缘层填充所述第二区域中所述空腔的上部。
[0008]可选地，在所述体区中形成第一掺杂类型的源区的步骤之后，还包括：在所述外延层的第一表面上形成介质层；形成贯穿所述介质层，分别到达第一区域的所述多晶硅层、第二区域的所述栅极导体和所述源区的通孔；经由所述通孔在所述通孔暴露的所述源区中形成第二掺杂类型的接触区；在所述介质层的第一表面上形成金属层，所述金属层填充所述通孔，分别与第一区域的所述多晶硅层、第二区域的所述栅极导体和所述源区接触。
[0009]可选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
[0010]本专利技术提供的沟槽栅MOSFET器件的制造方法，通过在第一区域的沟槽底部进行离子注入时对第二区域的外延层表面也进行离子注入，同时形成位于第一区域沟槽底部的第一阱区和位于第二区域外延层第一表面中的体区，减少了一次掩膜的使用和一次离子注入，从而简化了工艺流程以及降低了工艺成本。
附图说明
[0011]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0012]图1至图10示出了根据本专利技术实施例的沟槽栅MOSFET器件的制造方法的各阶段截面图。
具体实施方式
[0013]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0014]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
[0015]如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0016]下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。
[0017]图1至图10示出了根据本专利技术实施例的沟槽栅MOSFET器件的制造方法的各阶段截面图。
[0018]在该实施例中，该制造方法开始与第一掺杂类型的衬底110，其中，第一掺杂类型为N型，衬底110为N+型衬底，衬底110的材料包括但不限于硅衬底、碳化硅衬底、锗硅衬底等，在该实施例中，衬底110优选为硅衬底。衬底110包括第一区域(A)和第二区域(B)，其中，第一区域(A)为终端结构区域，第二区域(B)为元胞结构区域。
[0019]步骤1：在衬底110上形成外延层120，以及在外延层120中形成多个沟槽101，如图1所示。
[0020]在该步骤中，采用外延工艺在衬底110的第一表面上外延生长第一掺杂类型的外延层120，外延层120覆盖衬底110第一区域和第二区域的第一表面。在该实施例中，外延层120可以作为漂移区。
[0021]进一步地，在外延层120中形成沟槽101。在该实施例中，例如在外延层120的第一表面上形成抗蚀剂掩膜，通过光刻对抗蚀剂掩膜进行图案化，定义出沟槽开口区域，然后采用各向异性蚀刻工艺通过图案化的抗蚀剂掩膜对外延层120进行蚀刻，形成多个沟槽101，并去除抗蚀剂掩膜。
[0022]在该实施例中，沟槽101的深度小于外延层120的厚度，且多个沟槽101分别位于终端结构区域(A)的和位于元胞结构区域(B)。
[0023]步骤2：通过掩膜102对外延层120进行离子注入形成第一阱区122和第二阱区121，如图2所示。
[0024]在该步骤中，掩膜102具有多个通孔，通孔暴露外延层120的一部分，其中，掩膜102中的通孔暴露外延层120中第一区域(A)的沟槽101，以及暴露外延层120中第二区域(B)的外延层120表面，第一区域(A)与第二区域(B)邻接的外延层120的表面被掩膜102遮挡。进一步采用离子注入工艺，通过掩膜102对外延层120进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅MOSFET器件的制造方法，其特征在于，包括：在第一掺杂类型的衬底的第一表面上形成第一掺杂类型的外延层，所述衬底包括第一区域和第二区域；在所述外延层中蚀刻形成多个沟槽；在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区，所述第二阱区为体区，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述空腔中形成多晶硅层，并对所述多晶硅层进行回蚀刻，去除第二区域所述多晶硅层的一部分以暴露出所述空腔的上部；对所述第一绝缘层进行回蚀刻，以暴露第二区域所述沟槽的上部；在第二区域所述沟槽上部侧壁表面和所述第一绝缘层与多晶硅层的上部表面形成栅氧化层，所述栅氧化层围成凹槽；在第二区域所述凹槽中形成栅极导体；以及在所述体区中形成第一掺杂类型的源区。2.根据权利要求1所述的制造方法，其特征在于，在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区的步骤包括：采用图案化的掩膜遮挡所述第一区域的所述外延层的表面和所述第二区...

【专利技术属性】
技术研发人员：孙鹤，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：