【技术实现步骤摘要】
本专利技术涉及已部分地形成了SOI区域的半导体衬底，特别是涉及已用外延生长法形成了单晶硅层的半导体衬底、具备该半导体衬底的半导体器件，和它们的制造方法。
技术介绍
近些年来，混合装载了高性能逻辑电路和DRAM的半导体器件的需要高涨了起来。伴随于此，使用具有SOI(绝缘体上边的硅)结构的半导体衬底(SOI衬底)将DRAM混合装载在高性能化的逻辑电路上的技术的要求也高涨了起来(例如，参看专利文献1)。特别是在SOI衬底上形成了MOSFET的SOI-MOSFET，作为高性能的逻辑电路，被认为有希望的。然而，归因于所谓的衬底寄生效应，例如即便栅极电压是0(OFF状态)，由于源极电压与漏极电压之差，寄生MOSFET电流或寄生双极电流也会作为漏电流在源极·漏极间流动。这样的现象，在DRAM的存储单元用晶体管等对漏电流的技术规格严格的地方中，就会产生存储力劣化等。此外，由于DRAM读出放大器电路所具有的成对晶体管的阈值会因衬底寄生效应而偏移，故读出宽余量会降低。归因于这样的理由，要在一般的SOI衬底上形成具有与高性能逻辑电路同样的MOSFET结构的DRAM等，是困难的。于是...
【技术保护点】
一种半导体衬底，其特征在于具备：第１单晶硅层；将该第１单晶硅层的一个主面部分地被覆起来地设置的绝缘层；在上述第１单晶硅层的未用上述绝缘层被覆起来的区域，和与该区域邻接的上述绝缘层的边缘部被覆起来地设置的第２单晶硅层；在上述绝缘层上设置的非单晶硅层，上述第２单晶硅层与上述非单晶硅层之间的界面，位于上述绝缘层上边。
【技术特征摘要】
JP 2003-3-17 072218/20031.一种半导体衬底，其特征在于具备第1单晶硅层；将该第1单晶硅层的一个主面部分地被覆起来地设置的绝缘层；在上述第1单晶硅层的未用上述绝缘层被覆起来的区域，和与该区域邻接的上述绝缘层的边缘部被覆起来地设置的第2单晶硅层；在上述绝缘层上设置的非单晶硅层，上述第2单晶硅层与上述非单晶硅层之间的界面，位于上述绝缘层上边。2.根据权利要求1所述的半导体衬底，其特征在于还将上述第2单晶硅层的表面和上述非单晶硅层的表面被覆起来地设置有第3单晶硅层。3.根据权利要求1或2所述的半导体衬底，其特征在于上述非单晶硅层是多晶硅层。4.一种半导体衬底的制造方法，其特征在于包括将第1单晶硅层的一个主面被覆起来地设置绝缘层的工序；在未被上述绝缘层被覆起来的上述第1单晶硅层的露出表面上，将与该露出表面邻接的上述绝缘层的边缘部被覆起来地外延生长第2单晶硅层的工序；边使上述第2单晶硅层进一步外延生长，边在上述绝缘层的露出表面上设置非单晶硅层的工序。5.根据权利要求4所述的半导体衬底的制造方法，其特征在于上述第2单晶硅层采用将含Cl的气体用做原料气体的办法，将上述第1单晶硅层当作籽晶层，主要在上述第1单晶硅层的露出表面上边，选择性地进行外延生长。6.根据权利要求5所述的半导体衬底的制造方法，其特征在于上述第2单晶硅层，采用将不含Cl的气体当作原料气体的办法，与上述非单晶硅层并行地在上述第1单晶硅层和上述绝缘层的上边整个面地进行外延生长。7.根据权利要求4到6中的任何一项所述的半导体衬底的制造方法，其特征在于作为上述非单晶硅层，设置多晶硅层。8.根据权利要求4到7中的任何一项所述的半导体衬底的制造方法，其特征在于还包括将上述第2单晶硅层的表面和上述非单晶硅层的表面被覆起来地设置第3单晶硅层的工序。9.一种半导体衬底的制造方法，其特征在于包括如下工序将第1单晶硅层的一个主面被覆起来地设置绝缘层的工序；将上述绝缘层的表面和未被上述绝缘层被覆起来的上述第1单晶硅层的露出表面被覆起来地设置非晶硅层的工序；以上述第1单晶硅层为籽晶层选择性地固相外延生长未被上述绝缘层被覆起来的上述第1单晶硅层的表面上边的上述非晶硅层，一直到变质成第2单晶硅层为止，对上述非晶硅层施行加热处理的工序。10.根据权利要求9所述的半导体衬底的制造方法，其特征在于在...
【专利技术属性】
技术研发人员：永野元，宫野清孝，水岛一郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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