具有其内形成有空隙区的外延图形的集成电路器件及其形成方法技术

一种集成电路器件包括衬底。外延图形在衬底上，且其中形成有一对杂质扩散区和布置在一对杂质扩散区和衬底之间的一对空隙区。一对杂质扩散区的各个至少部分地重叠一对空隙区的各个。栅电极在一对杂质扩散区的各个之间的外延图形上。

【技术实现步骤摘要】

本专利技术涉及集成电路器件及其形成方法，更具体涉及集成电路晶体管器件及其形成方法。
技术介绍
随着半导体器件变得更高度地集成，以增强性能、速度和/或成本效益，各种问题可能出现。这种问题的例子包括短沟道效应如穿通，结区和衬底之间的寄生电容(例如，结电容)增加，以及漏电流增加等。为了解决这些问题，引入了双栅极场效应晶体管技术。在双栅极场效应(FET)技术中，栅电极形成在沟道的两侧上。结果，可以减小短沟道效应。但是，寄生电容和漏电流的问题可能仍然存在。为了减轻这些问题，提出了使用绝缘体上的硅(SOI)技术的场效应晶体管技术，其中绝缘层布置在硅衬底上。与场效应晶体管形成在体硅上和有源区形成在体硅中的传统方法不同，SOI FET具有形成在绝缘层上的硅中的有源区。SOI FET技术可以具有某些优点，如低工作电压、有效的器件隔离、结漏电流的控制以及短沟道效应的减小。SOI FET技术可能具有浮体效应的问题，该问题是在器件工作期间由绝缘体上的硅中的热量和电子空穴对的堆集引起的。由于浮体效应，SOI FET技术可能导致阈值电压变化以及可能不能提供有效的的器件可靠性。SOI FET技术也可能在集成电路器件中产生应力，该应力源于衬底和绝缘层之间不同的热膨胀系数。此外，SOI衬底的制造成本可能是昂贵的。
技术实现思路
根据本专利技术的一些实施例，一种集成电路器件包括一衬底。外延图形在衬底上且具有在其中形成的一对杂质扩散区以及在其中形成的一对空隙区，布置在一对杂质扩散区和衬底之间。一对杂质扩散区的每一个至少部分地重叠一对空隙区的各个。栅电极在一对杂质扩散区的各个之间的外延图形上。在本专利技术的其他实施例中，外延图形直接在衬底上。在本专利技术的再一实施例中，各个氧化层布置在一对空隙区的有关一个中，此外，各个氮化层可以布置在一对氧化层的有关一个上。在本专利技术的又一实施例中，外延图形包括硅和/或Si-Ge。在本专利技术的又一实施例中，栅电极包括多晶硅和/或金属硅化物。在本专利技术的又一实施例中，空隙区用绝缘材料填充。在本专利技术的又一实施例中，器件隔离层邻近外延图形布置且具有与衬底相对的上表面，低于与衬底相对的外延图形的上表面。根据本专利技术的其他实施例，一种集成电路器件，包括衬底。外延图形在衬底上且具有在其中形成的一对杂质扩散区以及在其中形成的一对空隙区，布置在一对杂质扩散区和衬底之间。栅电极在一对杂质扩散区的各个之间的外延图形上。栅电极至少部分地重叠空隙区。尽管上面根据本专利技术的器件实施例进行了描述，但是本专利技术也可以体现为形成集成电路器件的方法。附图说明从其具体实施例的详细描述同时结合附图将更容易理解本专利技术的其他特点，其中图1A是根据本专利技术的某些实施例的集成电路器件的透视图；图1B是根据本专利技术的某些实施例图1A的集成电路器件的剖面图；图2A是根据本专利技术的再一实施例的集成电路器件的透视图；图2B是根据本专利技术的再一实施例的图2A的集成电路器件的剖面图；图3A-10A是说明根据本专利技术的某些实施例图1A和1B的集成电路器件的形成方法的透视图；图3B-10B是说明根据本专利技术的某些实施例图1A和1B的集成电路器件的形成方法的剖面图；图11A-17A是说明根据本专利技术的再一实施例图2A和2B的集成电路器件的形成方法的透视图；图11B-17B是说明根据本专利技术的再一实施例图2A和2B的集成电路器件的形成方法的剖面图；具体实施方式尽管本专利技术容易进行各种改进和替换形成，但是通过附图中的例子示出了其具体实施例且在此将详细描述。但是，应该理解这些并不打算限定本专利技术为公开的具体形式，相反地本专利技术打算将所有改进、等效和替换都落入由权利要求所限定的本专利技术的精神和范围内。在整个附图的描述中相同的标记指相同的元件。在图中，为了清楚放大了层和区域的尺寸。应当理解当一个元件例如层、区域或衬底指在另一元件“上”时，它可以直接在另一元件上或还可以存在插入元件。相反，当一个元件如层、区域或衬底称为“直接在另一个元件上”，不存在插入元件。现在参考图1A和1B，根据本专利技术的某些实施例的集成电路器件包括衬底301，衬底301包含硅元素。器件隔离区317a形成在衬底301上。器件隔离区317a可以是氧化层。外延图形305a与衬底301接触。外延图形305a例如可以包括硅或Si-Ge。器件隔离区317a限定外延图形305a。亦即，相邻的外延图形305a由器件隔离区317a彼此电隔离。栅电极319形成在外延图形305a和器件隔离区317a上。离子注入的杂质扩散区321形成在栅电极319外部的外延图形305a中。真空区或空隙区311布置在杂质扩散区321之下。真空区或空隙区311用作绝缘区。栅电极319例如可以包括硅、多层电极或金属电极。多层电极或金属电极可以包括顺序层叠的多晶硅和/或金属硅化物。根据本实施例，在杂质扩散区321之间的外延图形305a直接与衬底301接触。此外，真空区或空隙区311布置在杂质扩散区321和衬底301之间。结果，可以减小短沟道效应和浮体效应。而且，在杂质扩散区321和衬底301之间不可能产生结电容。根据本专利技术的某些实施例，可以形成热氧化层313和里衬氮化层315，如图1B所示，以便填充部分真空区或空隙区311，以及布置在器件隔离区317a和衬底301之间。在其他实施例中，真空区311可以用绝缘层如器件隔离层317a填充。在本专利技术的某些实施例中，器件隔离区317a具有比外延图形305a的顶面低的顶面。栅电极319控制沟道通过外延图形305a的顶部和/或侧边。结果，可以减小短沟道效应和可以增加有效沟道区。图2A和图2B分别是根据本专利技术的再一实施例的集成电路器件的透视/剖面图。图2B是沿图2A的线II-II′的剖面图。与根据图1A和1B上述实施例不同，真空区或空隙区1111或绝缘区布置在杂质扩散区1121之间的栅电极1119之下的外延图形1105a中。杂质扩散区1121之下的外延图形1105a与衬底1101接触。参考图2A和2B，根据本专利技术的某些实施例的集成电路器件包括衬底1101，衬底1101具有在其上形成的器件隔离区1117a和外延图形1105。外延图形1105a的两端与衬底1101接触。栅电极1119形成在外延图形1105a上和在器件隔离区1117a上。用杂质离子注入的杂质扩散区1121形成在栅电极1119外部的外延图形1105a中。真空区或空隙区1111形成在杂质扩散区1121之间的栅电极1119之下的外延图形1105a中。根据本实施例的某些实施例，因为真空区或空隙区1111形成在外延图形1105a中的沟道区之下和杂质扩散区1121之间，所以可以减小短沟道效应。此外，因为杂质扩散区1121之下的外延图形1105a与衬底1101接触，所以也可以减小浮体效应。如图2B所示，可以形成热氧化层1113和里衬氮化层1115，以便填充部分真空区1111。同样，热氧化层1113和里衬氮化层1115可以形成在器件隔离层1117a和衬底1101之间。在某些实施例中，真空区或空隙区1111可以用绝缘层填充。例如，器件隔离层1117a可以延伸以填充真空区或空隙区1111。在本专利技术的某些实施例中，器件隔离区1117a具有比外延图形1105a的顶面低的顶面。栅电极319控制沟道通过外延图形305a的顶部和本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：衬底；衬底上的外延图形，其中形成有一对杂质扩散区和布置在一对杂质扩散区和衬底之间的一对空隙区，一对杂质扩散区的各个至少部分地重叠一对空隙区的各个；以及栅电极，该栅电极在一对杂质扩散区的每一个之 间的外延图形上。

【技术特征摘要】
KR 2003-5-2 28287/20031.一种集成电路器件，包括衬底；衬底上的外延图形，其中形成有一对杂质扩散区和布置在一对杂质扩散区和衬底之间的一对空隙区，一对杂质扩散区的各个至少部分地重叠一对空隙区的各个；以及栅电极，该栅电极在一对杂质扩散区的每一个之间的外延图形上。2.权利要求1的集成电路器件，其中外延图形直接在衬底上。3.权利要求1的集成电路器件，其中外延图形包括硅和/或硅-锗。4.权利要求1的集成电路器件，其中栅电极包括多晶硅和/或金属硅化物。5.权利要求1的集成电路，其中一对空隙区用绝缘材料填充。6.权利要求1的集成电路，还包括邻近于具有上表面的外延图形的器件隔离层，与衬底相对，其低于与衬底相对的外延图形的上表面。7.一种集成电路器件，包括衬底；衬底上的外延图形，其中形成有一对杂质扩散区和在一对杂质扩散区的各个之间形成的空隙区；以及在一对杂质扩散区的各个之间的外延图形上的栅电极，栅电极至少部分地重叠空隙区。8.权利要求7的集成电路器件，其中外延图形直接在衬底上。9.权利要求7的集成电路器件，其中外延图形包括硅和/或硅-锗。10.权利要求7的集成电路器件，其中栅电极包括多晶硅和/或金属硅化物。11.权利要求7的集成电路，其中空隙区用绝缘材料填充。12.权利要求7的集成电路，还包括邻近于具有上表面的外延图形的器件隔离层，与衬底相对，其低于与衬底相对的外延图形的上表面。13.一种半导体器件，包括包括器件隔离层的半导体衬底；衬底上的外延图形，形成真空区和器件隔离层；外延图形和器件隔离区上的栅电极；以及在栅电极两侧的外延图形中形成的杂质扩散区。14.权利要求13的半导体器件，其中真空区布置在栅电极下的外延图形和衬底之间。15.权利要求13的半导体器件，其中真空区布置在栅电极两侧的外延图形和衬底之间。16.权利要求13的半导体器件，其中器件隔离区延伸至真空区且填充真空区。17.权利要求13的半导体器件，其中器件隔离层的顶面低于外延图形的顶面。18.权利要求13的半导体器件，其中外延图形包括硅和/或硅-锗。19.一种制造半导体器件的方法，包括在半导体衬底上形成外延牺牲图形；在外延牺牲图形和被外延牺牲图形露出的衬底上形成外延层；刻蚀外延层、外延牺牲图形和衬底的部分厚度，以由外延层形成外延图形和在衬底内形成沟槽；除去由沟槽露出的刻蚀外延牺牲图形；形成填充沟槽的器件隔离区，以致器件隔离区的顶面低于外延牺牲图形的顶面；形成跨越外延图形的栅电极；以及在栅电极两侧的外延图形中形成杂质扩散区。20.权利要求19的半导体器件的制造方法，其中形成外延图形和用于器件隔离的沟槽包括在外延层上形成掩模图形；使用掩模图形作为蚀刻掩模刻蚀外延层、外延牺牲图形和衬底的部分厚度；以及其中形成器件隔离区...

【专利技术属性】
技术研发人员：李成泳，金成玟，朴东健，吕京奂，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]