非易失性半导体存储器件制造技术

本发明专利技术的非易失性半导体存储器件具备：具有主表面的半导体衬底１；在半导体衬底１的主表面上形成的成为源／漏的１对ｐ型杂质扩散区３、３；在被１对ｐ型杂质扩散区３、３夹持的半导体衬底１的区域上隔着隧道绝缘层４ａ形成的浮置栅５；以及在半导体衬底１的主表面上形成的、用于控制浮置栅５的电位的控制用杂质扩散区６。由此，得到了可用电学方式擦除数据、并且在低电压下容易进行数据写入的非易失性半导体存储器件。

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器件，特别是涉及具有单层栅结构的存储单元的非易失性半导体存储器件。
技术介绍
现有的闪速存储器的存储单元具有在沟道区上隔着隧道氧化膜形成浮置栅，进而隔着绝缘膜在浮置栅上形成了控制栅的叠层栅结构。但是，采用这样的叠层栅结构，其构成和制造工序是复杂的。对此，为了使构成和制造工序变得简易，提出了将沟道区上的栅仅制成为浮置栅的单层栅结构的存储单元。在现有的单层栅结构的存储单元中，由于衬底与浮置栅形成电容耦合，所以当对衬底施加电压时，浮置栅的电位也自动地成为与衬底的电位接近的值。因此，在衬底与浮置栅之间供给大的电位差是困难的。因此，由于用电学的方式进行擦除基本上是不可能的，只有用紫外线照射的擦除才有可能，所以现有的单层栅结构的存储单元只能用于0TPROM(一次可编程只读存储器)等的几乎不进行改写的用途。另外，在单层栅结构的存储单元中，可进行电擦除的构成例如在特表平8-506693号公报、特开平3-57280号公报等中已予以公开。按照该构成，通过使在半导体衬底的表面所形成的杂质扩散区与浮置栅相向，浮置栅的电位受该杂质扩散区的控制便成为可能。然而，上述两个公报中公开了的存储晶体管是n沟道MOS(金属-氧化物-半导体)晶体管，存在在低电压下数据写入困难这样的问题。以下，对此进行说明。在存储晶体管是n沟道MOS晶体管的情况下，在写入工作时，借助于对漏施加高的正电压，从源引出的电子在半导体衬底表面的沟道内以高速走向漏，在漏附近形成被称之为热电子的高能状态。该热电子被注入浮置栅，成为数据被写入了的状态。这时，由于对漏施加高的正电压，所以如果在半导体衬底与浮置栅之间不供给大的电位差，则热电子仅注入漏侧而难以注入浮置栅。因此，在存储晶体管是n沟道MOS晶体管的情况下，在写入工作时，存在必须施加高电压，而在低电压下数据写入困难这样的问题。特别是，在单层栅结构的情况下，由于在浮置栅上没有控制栅，所以在因浮置栅与半导体衬底之间的电容耦合而产生的电位差下，一定将热电子注入到浮置栅内。这样，当不供给高电压时，数据的写入是困难的，但由于在单层栅结构中供给高电位也很难，所以存在数据的写入工作发生困难这样的问题。
技术实现思路
本专利技术的目的在于，提供一种用电学方式可擦除数据、而且在低电压下数据写入容易的非易失性半导体器件。本专利技术的非易失性半导体存储器件具备半导体衬底、成为源/漏的1对p型杂质扩散区、浮置栅和控制用杂质扩散区。半导体衬底有主表面。成为源/漏的1对p型杂质扩散区在半导体衬底的主表面上形成。浮置栅在被1对p型杂质扩散区夹持的半导体衬底的区域上隔着隧道绝缘层形成。控制用杂质扩散区在半导体衬底的主表面上形成，用于控制浮置栅的电位。按照本专利技术的非易失性半导体器件，用于控制浮置栅的电位的控制用杂质扩散区在半导体衬底的主表面上形成，使在衬底与浮置栅之间供给大的电位差变得容易。由此，拉走浮置栅电子变得容易，用电学方式擦除成为可能。另外，由于源/漏是p型杂质扩散区，所以存储晶体管是p沟道晶体管。在该p沟道晶体管的情况下，在写入工作时通过对漏施加负的电压，由源供给的空穴在半导体衬底表面的沟道内以高速走向漏，使之在漏附近与原子发生碰撞，产生电子-空穴对。该电子-空穴对中的电子被注入浮置栅，成为数据被写入了的状态。这时，由于施加于漏的电压是负的电压，电子难以注入漏侧，而注入栅侧变得容易。因此，即使在半导体衬底与浮置栅之间不供给那么大的电位差，电子也能注入浮置栅，低电压下数据的写入成为可能。附图说明图1是概略地示出本专利技术的实施例1中的半导体存储器件的构成的平面图。图2A和图2B是沿图1的IIA-IIA线的概略剖面图和沿图1的IIB-IIB线的概略剖面图。图3是沿图1的III-III线的概略剖面图。图4是概略地示出本专利技术的实施例2中的半导体存储器件的构成的平面图。图5是沿图4的V-V线的概略剖面图。图6是概略地示出本专利技术的实施例3中的半导体存储器件的构成的平面图。图7A和图7B是沿图6的VIIA-VIIA线的概略剖面图和沿图6的VIIB-VIIB线的概略剖面图。图8是沿图6的VIII-VIII线的概略剖面图。图9是概略地示出本专利技术的实施例4中的半导体存储器件的构成的平面图。图10A和图10B是沿图9的XA-XA线的概略剖面图和沿图9的XB-XB线的概略剖面图。图11是沿图9的XI-XI线的概略剖面图。图12是概略地示出本专利技术的实施例5中的半导体存储器件的构成的平面图。图13是沿图12的XIII-XIII线的概略剖面图。图14是概略地示出本专利技术的实施例6中的半导体存储器件的构成的平面图。图15A和图15B是沿图14的XVA-XVA线的概略剖面图和沿图14的XVB-XVB线的概略剖面图。图16是概略地示出本专利技术的实施例7中的半导体存储器件的构成的平面图。图17是沿图16的XVII-XVII线的概略剖面图。图18是概略地示出本专利技术的实施例8中的半导体存储器件的构成的平面图。图19A和图19B是沿图18的XIXA-XIXA线的概略剖面图和沿图18的XIXB-XIXB线的概略剖面图。图20是沿图18的XX-XX线的概略剖面图。图21是概略地示出本专利技术的实施例9中的半导体存储器件的构成的平面图。图22A和图22B是沿图21的XXIIA-XXIIA线的概略剖面图和沿图21的XXIIB-XXIIB线的概略剖面图。图23是沿图21的XXIII-XXIII线的概略剖面图。图24是概略地示出本专利技术的实施例10中的半导体存储器件的构成的平面图。图25是沿图24的XXV-XXV线的概略剖面图。具体实施例方式以下，根据附图说明本专利技术的实施例。(实施例1)原来，存储单元对每一位具有选择用的晶体管，但由于选择用的晶体管与本实施例的工作原理无关，所以在图1以外没有图示，其说明也予以省略。另外，关于选择用的晶体管的处理也与其它实施例相同。参照图1～图3，本实施例的存储单元主要具有浮置栅晶体管10和控制浮置栅5的部分。参照图2A，在浮置栅晶体管形成区，在p型半导体衬底1的主表面上形成n型阱区2a，在n型阱区2a形成作为p沟道MOS晶体管的浮置栅晶体管10。浮置栅晶体管10具有成为源/漏的1对p型杂质扩散区3、3，隧道绝缘层4a和浮置栅5。成为源/漏的1对p型杂质扩散区3、3在n型阱区2a内的半导体衬底1的主表面上形成。浮置栅5在被1对p型杂质扩散区3、3夹持的半导体衬底1的区域上隔着隧道绝缘层4a形成。参照图2B，浮置栅5从浮置栅晶体管形成区延伸至浮置栅控制区。在该浮置栅控制区，形成用于控制浮置栅5的电位的控制用杂质扩散区6。该控制用杂质扩散区6由在半导体衬底1的主表面上所形成的p型杂质扩散区构成，隔着绝缘层4b与浮置栅5相向。该控制用杂质扩散区6在半导体衬底1的主表面上所形成的n型阱区2b内形成。参照图3，在浮置栅晶体管形成区与浮置栅控制区之间的半导体衬底1的主表面上形成场绝缘层7。该场绝缘层7的正下方位于半导体衬底1的p型区。接着，说明本实施例中的存储单元的写入和擦除的工作。再有，所谓本实施例中的存储单元的“写入”状态是指电子被蓄积于浮置栅5的状态，所谓“擦除”状态是指电子从浮置栅5被拉走的状态。参照图2A和图2B，向存储单元的写入系通过将浮置栅晶本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，其特征在于，具备：具有主表面的半导体衬底（１）；在上述半导体衬底（１）的主表面上形成的成为源／漏的１对ｐ型杂质扩散区（３）；在被上述１对ｐ型杂质扩散区（３）夹持的上述半导体衬底（１）的区域 上隔着隧道绝缘层（４ａ）形成的浮置栅（５）；以及在上述半导体衬底（１）的主表面上形成的、用于控制上述浮置栅（５）的电位的控制用杂质扩散区（６）。

【技术特征摘要】
JP 2003-7-15 274728/031.一种非易失性半导体存储器件，其特征在于，具备具有主表面的半导体衬底(1)；在上述半导体衬底(1)的主表面上形成的成为源/漏的1对p型杂质扩散区(3)；在被上述1对p型杂质扩散区(3)夹持的上述半导体衬底(1)的区域上隔着隧道绝缘层(4a)形成的浮置栅(5)；以及在上述半导体衬底(1)的主表面上形成的、用于控制上述浮置栅(5)的电位的控制用杂质扩散区(6)。2.如权利要求1所述的非易失性半导体存储器件，其特征在于上述控制用杂质扩散区(6)具有p型的导电类型，并且隔着绝缘层(4b)与上述浮置栅(5)相向。3.如权利要求1所述的非易失性半导体存储器件，其特征在于上述控制用杂质扩散区(11)是以夹持位于上述浮置栅(5)的下侧的上述半导体衬底(1)的区域的方式在上述半导体衬底(1)的主表面上形成的1对源/漏用杂质扩散区。4.如权利要求3所述的非易失性半导体存储器件，其特征在于上述1对源/漏用杂质扩散区(11)具有n型的导电类型。5.如权利要求4所述的非易失性半导体存储器件，其特征在于还包括在上述半导体衬底(1)的主表面上...

【专利技术属性】
技术研发人员：远藤诚一，石井元治，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]