像素结构及其制造方法技术

本发明专利技术是关于一种画素结构及其制造方法，其中的画素结构包括一薄膜电晶体、一画素电极、一共用配线、一第一介电层与一第二介电层。薄膜电晶体与画素电极均配置在基板上，且画素电极是与薄膜电晶体电性连接。共用配线是配置在画素电极下方的基板上，而第一介电层由薄膜电晶体中延伸至画素电极下方，以覆盖共用配线。第二介电层是覆盖薄膜电晶体，并由薄膜电晶体延伸至画素电极下方。画素电极与共用配线是耦合为一储存电容，且画素电极与共用配线之间的最小距离是小于薄膜电晶体中的第一介电层与第二介电层的厚度总和。

【技术实现步骤摘要】

本专利技术涉及一种，且特别是涉及一种薄膜电晶体阵列基板的(PIXEL STRUCTURE ANDMANUFRACTURING METHOD THEREOF)。
技术介绍
薄膜电晶体液晶显示器(thin film transistor liquid crystaldisplay，TFT-LCD)主要由薄膜电晶体阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜电晶体阵列基板是由多个阵列排列的薄膜电晶体以及与每一个薄膜电晶体对应配置的画素电极(pixel electrode)所组成。而薄膜电晶体是用来作为液晶显示单元的开关元件。此外，为了控制个别的画素单元，通常会经由扫描配线(scan line)与资料配线(date line)以选取特定的画素，并藉由提供适当的操作电压，以显示对应此画素的显示资料。另外，上述的画素电极的部分区域通常会覆盖于扫描配线或是共用配线(common line)上，以形成储存电容。现有习知技术中，常见的储存电容可区分为金属层-绝缘层-金属层(metal-insulator-metal，MIM)以及金属层-绝缘层-铟锡氧化物层(metal-insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细的说明。请参阅图1所示，其为现有习知金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图。如图1所示，在现有习知的画素结构中，金属层-绝缘层-金属层(MIM)架构的储存电容Cst通常是藉由扫描配线或共用配线100与其上方的上电极120耦合而成。值得注意的是，在金属层-绝缘层-金属层(MIM)架构的储存电容中，扫描配线或共用配线100与上电极120是藉由闸极绝缘层110彼此电性绝缘，因此储存电容值Cst与闸极绝缘层110的厚度有关。换言之，闸极绝缘层110的厚度越小，储存电容值Cst就越大。此外，画素电极140是藉由保护层130中的接触窗132与上电极120电性连接。请参阅图2所示，其为现有习知金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。如图2所示，在现有习知的画素结构中，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容通常是藉由扫描配线或共用配线200与其上方的画素电极230耦合而成。与金属层-绝缘层-金属层(MIM)架构不同之处在于，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容中的扫描配线或共用配线200与画素电极230是藉由闸极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与闸极绝缘层210及保护层220的总厚度有关。换言之，闸极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。在现有习知的薄膜电晶体阵列基板中，若要在不影响开口率的前提下增加储存电容值Cst，则必须直接缩减闸极绝缘层210及/或保护层220的整体厚度。特别地，若直接缩减闸极绝缘层210及/或保护层220的整体厚度则有可能使得薄膜电晶体的元件可靠性(reliability)下降。由此可见，上述现有的薄膜电晶体阵列基板仍存在有不便与缺陷，而亟待加以进一步改进。为了解决薄膜电晶体阵列基板存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题。有鉴于上述现有的薄膜电晶体阵列基板存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的，能够改进一般现有的薄膜电晶体阵列基板，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的画素结构存在的缺陷，而提供一种新的画素结构，所要解决的技术问题是使其具有较高储存电容值Cst，从而更加适于实用。本专利技术的另一目的在于，提供一种画素结构，所要解决的技术问题是使其在不改变开口率的情况下具有较高的储存电容值Cst，从而更加适于实用。本专利技术与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述专利技术目的，本专利技术提出一种画素结构，其适于藉由一基板上的一扫描配线以及一资料配线控制。此画素结构包括一薄膜电晶体、一画素电极、一共用配线、一第一介电层与一第二介电层。其中，薄膜电晶体是配置在基板上，且薄膜电晶体是藉由扫瞄配线与资料配线控制。此外，画素电极是配置在基板上，且画素电极是与薄膜电晶体电性连接。另外，共用配线是配置在画素电极下方的基板上，而第一介电层由薄膜电晶体中延伸至画素电极下方，以覆盖共用配线。再者，第二介电层是覆盖薄膜电晶体，并由薄膜电晶体延伸至画素电极下方。特别地，画素电极与共用配线是耦合为一储存电容，且画素电极与共用配线之间的最小距离是小于薄膜电晶体中的第一介电层与第二介电层的厚度总和。依照本专利技术的较佳实施例，上述的第二介电层例如具有一凹陷，其是位于共用配线上方，且画素电极与共用配线之间的最小距离是大于薄膜电晶体中第一介电层的厚度。依照本专利技术的较佳实施例，上述的第二介电层例如具有一开口，其是暴露出共用配线上方的第一介电层的部分区域，且画素电极与共用配线之间的最小距离是等于薄膜电晶体中第一介电层的厚度。依照本专利技术的较佳实施例，上述的第一介电层与第二介电层例如具有一凹陷，其是位于共用配线上方，且画素电极与共用配线之间的最小距离是小于薄膜电晶体中第一介电层的厚度。依照本专利技术的较佳实施例，上述的薄膜电晶体包括一闸极、一通道层(channel layer)与一源极/汲极。闸极是配置在基板上，而闸极是与扫瞄配线电性连接，且第一介电层是覆盖闸极。此外，通道层是配置在闸极上方的第一介电层上，而源极/汲极是配置在通道层上，其中源极/汲极分别电性连接至资料配线与画素电极，且第二介电层是覆盖源极/汲极。依照本专利技术的较佳实施例，上述的第一介电层与第二介电层具有一接触窗，其中画素电极是经由接触窗电性连接至源极/汲极。依照本专利技术的较佳实施例，上述的薄膜电晶体更包括一欧姆接触层(ohmic contact layer)，其是配置在通道层与源极/汲极之间。基于上述目的或其他目的，本专利技术提出一种画素结构，其适于藉由一基板上的一扫描配线以及一资料配线控制。此画素结构包括一薄膜电晶体、一画素电极、一共用配线、一第一介电层与一第二介电层。其中，薄膜电晶体是配置在基板上，且薄膜电晶体是藉由扫瞄配线与资料配线控制。此外，画素电极是配置在基板上，并延伸至扫瞄配线上方，且画素电极是与薄膜电晶体电性连接。另外，第一介电层由薄膜电晶体中延伸至画素电极下方，而第二介电层是覆盖薄膜电晶体，并由薄膜电晶体延伸至画素电极下方。特别地，画素电极与扫瞄配线是耦合为一储存电容，且画素电极与扫瞄配线之间的最小距离是小于薄膜电晶体中的第一介电层与第二介电层的厚度总和。依照本专利技术的较佳实施例，上述的第二介电层例如具有一凹陷，其是位于扫瞄配线上方，且画素电极与扫瞄配线之间的最小距离是大于薄膜电晶体中第一介电层的厚度。依照本专利技术的较佳实施例，上述的第二介电层例如具有一开口，其是暴露出位于扫瞄配线上方的第一介电层的部分区域，且画素电极与扫瞄配线之间的最小距离是等于薄膜电晶体中第一介电层的厚度。依照本专利技术的较佳实施例，上述的第一介电层本文档来自技高网...

【技术保护点】
一种画素结构，适于藉由一基板上的一扫描配线以及一资料配线控制，其特征在于其包括：一薄膜电晶体，配置在该基板上，其中该薄膜电晶体是藉由该扫瞄配线与该资料配线控制；一画素电极，配置在该基板上，且该画素电极是与该薄膜电晶体电性连接 ；一共用配线，配置在该画素电极下方的该基板上；一第一介电层，由该薄膜电晶体中延伸至该画素电极下方，以覆盖该共用配线；以及一第二介电层，覆盖该薄膜电晶体，并由该薄膜电晶体延伸至该画素电极下方，其中该画素电极是与该共用配 线是耦合成一储存电容，且该画素电极与该共用配线之间的最小距离是小于该薄膜电晶体中该第一介电层与该第二介电层的厚度总和。

【技术特征摘要】

【专利技术属性】
技术研发人员：来汉中，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]