半导体装置与其制造方法制造方法及图纸

一种半导体装置，包括：一基底、一第一外延层、一第二外延层、一第三外延层、一第一沟槽与一第二沟槽。该第一外延层位于该基底上且与该基底晶格不相称。该第二外延层位于该第一外延层上且与该第一外延层晶格不相称。该第三外延层位于该第二外延层上且与该第二外延层晶格不相称，因此，该第三层可为应变硅。该第一沟槽延伸过该第一外延层。该第二沟槽延伸过该第三外延层且至少部分延伸过该第二外延层，至少部分该第二沟槽与至少部分该第一沟槽对准，以及该第二沟槽至少部分填入一绝缘材料。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种半导体装置的制造，且特别有关于一种应变硅结构。
技术介绍
互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，简称CMOS)技术是目前用在制造超大规模集成电路(Ultra-Large ScaleIntegrated，简称ULSI)主要的半导体技术。在过去数十年中，金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)的尺寸缩小，使速度效能、电路密度与每单位半导体芯片的功能成本提供了重大的改善。当CMOS组件成比例缩小到100nm以下范围时，面临到重大挑战。一个可额外改善CMOS晶体管效能的方法，就是利用应变引起带结构变形与迁移率增加以增加晶体管组件电流。在二维拉伸应力下，硅的电子与电洞迁移率提高可达成。提高电子与电洞迁移分别改善了N沟道与P沟道的驱动电流，在应变硅中，电子可经更小的电阻且流动快了70％，此可使芯片无须进一步藉晶体管尺寸缩小就快了35％。如图1A所示，晶体管应变硅层的制造有许多设计，如利用缓冲层或复合多本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一基底；一第一外延层位于上述基底上，该第一外延层相对于上述基底晶格不相称；一第二外延层位于上述第一外延层上，该第二外延层相对于上述第一外延层晶格不相称；一第三外延层位于上述第二外延层上， 该第三外延层相对于上述第二外延层晶格不相称；一第一沟槽延伸过上述第一外延层；以及一第二沟槽延伸过上述第三外延层且至少部分延伸过上述第二外延层，至少部分该第二沟槽与至少部分上述第一沟槽对准，以及该第二沟槽至少部分填入一绝缘材料 。

【技术特征摘要】
US 2003-10-31 10/699,5741.一种半导体装置，包括一基底；一第一外延层位于上述基底上，该第一外延层相对于上述基底晶格不相称；一第二外延层位于上述第一外延层上，该第二外延层相对于上述第一外延层晶格不相称；一第三外延层位于上述第二外延层上，该第三外延层相对于上述第二外延层晶格不相称；一第一沟槽延伸过上述第一外延层；以及一第二沟槽延伸过上述第三外延层且至少部分延伸过上述第二外延层，至少部分该第二沟槽与至少部分上述第一沟槽对准，以及该第二沟槽至少部分填入一绝缘材料。2.根据权利要求1所述的半导体装置，其中部分该第一沟槽延伸过至少部分该第二沟槽或延伸到该基底。3.根据权利要求1所述的半导体装置，其中该第一沟槽至少部分填入该绝缘材料或至少部分填入该第二外延层的材料或至少部分填入该第三外延层的材料。4.根据权利要求1所述的半导体装置，其中该第一外延层包括硅锗或锗。5.根据权利要求1所述的半导体装置，其中该第二外延层包括无应变的硅锗或锗。6.根据权利要求1所述的半导体装置，其中该第三外延层为应变硅或锗。7.根据权利要求1所述的半导体装置，尚包括一晶体管形成于该第二沟槽邻近处且至少部分位于该第三外延层中。8.一种半导体装置的制造方法，包括提供一基底；形成一第一外延层于上述基底上，其中该第一外延层相对于上述基底晶格不相称；形成一第一沟槽于上述第一外延层中；形成一第二外延层于上述第一外延层上，其中该第二外延层相对于上述第一外延层晶格不相称；形成一第三外延层于上述第二外延层上，其中该第三外延层相对于上述第二外延层晶格不相称；以及形成一第二沟槽于上述第三及第二外延层中，其中至少部分该第二沟槽与至少部分上述第一沟槽对准。9.根据权利要求8所述的半导体装置的制造方法，其中该第一沟槽延伸至少部分过该第一外延层或延伸过该第一外延层且延伸入该基底中。10.根据权...

【专利技术属性】
技术研发人员：葛崇祜，李文钦，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]