调节半导体器件中载流子迁移率的方法和装置制造方法及图纸

本发明专利技术提供了一种调节半导体器件中载流子迁移率的方法和装置。在制造互补型金属－氧化物－半导体（ＣＭＯＳ）场效应晶体管（包括ｎＦＥＴ和ｐＦＥＴ）时，通过使栅极材料和金属反应在晶体管栅极内产生应力合金（最好是ＣｏＳｉ↓［２］、ＮｉＳｉ、或ＰｄＳｉ），提高或调节了载流子的迁移率。在ｎＦＥＴ和ｐＦＥＴ同时存在的情况中，各个合金的固有应力在各个晶体管的沟道上导致相反的应变。通过在ｎＦＥＴ和ｐＦＥＴ合金或硅化物中保持相反的应变，在单个芯片或衬底上的两类晶体管的载流子迁移率都可得到提高，从而提高ＣＭＯＳ器件和集成电路的性能。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及集成电路中的晶体管的制造，尤其涉及在极小尺度下性能得到提高的场效应晶体管互补对的制造。
技术介绍
集成电路设计和制造的性能和经济因素已经导致集成电路的元件(如，晶体管、电容等)的尺度在尺寸上急剧减小，而在芯片上的紧凑度急剧增大。也就是说，通过减少为了实现片上系统的目标所需的芯片间和板间互连的数量，而增加的元件的集成度和紧凑度，减小了信号传输路径长度、信号传输时间、对噪音的敏感度和可能的时钟频率的增加，而增加集成度所需的元件尺寸的减小，增加了在芯片上提供的性能与每芯片生产成本(如，晶片/芯片面积和工艺材料)和潜在地含有芯片的器件的成本的比值。然而，当集成电路元件的尺度缩小时，不可避免地损害了使晶体管和其它元件运转的恒定材料特性和物理效应。因此，对晶体管的设计已进行了很多改进，以把这些元件的性能保持到合适的水平。例如，已使用轻掺杂漏区(LDD)结构(现在一般称为延伸掺杂，因为已在电流最小值特征尺寸条件中要求重掺杂水平)、卤素掺杂以及渐变杂质分布，以抵消短沟道效应和穿通效应等，尤其对于场效应晶体管(FET)，场效应晶体管已成为供除最高频率器件的所有器件选择的有源器件。器本文档来自技高网...

【技术保护点】
一种调节半导体器件中载流子迁移率的方法，包括以下步骤：淀积金属或金属组合物，以接触第一或第二晶体管栅极结构中的一个，以及使所述金属和所述晶体管栅极结构成为合金，以在所述晶体管栅极内形成第一应力合金，从而在所述第一或第二晶体管的至少一个相应的沟道中产生第一应力，而没有在所述第一或第二晶体管的另一个晶体管的至少一个沟道中产生应力。

【技术特征摘要】
US 2003-10-30 10/695,7521.一种调节半导体器件中载流子迁移率的方法，包括以下步骤淀积金属或金属组合物，以接触第一或第二晶体管栅极结构中的一个，以及使所述金属和所述晶体管栅极结构成为合金，以在所述晶体管栅极内形成第一应力合金，从而在所述第一或第二晶体管的至少一个相应的沟道中产生第一应力，而没有在所述第一或第二晶体管的另一个晶体管的至少一个沟道中产生应力。2.根据权利要求1的方法，其中所述合金为硅化物。3.根据权利要求1的方法，其中第一晶体管和第二晶体管具有相反的导电类型。4.根据权利要求3的方法，还包括以下步骤在所述第一晶体管栅极而不是所述第二晶体管栅极上淀积金属，以与第一电极形成合金，从而形成所述第一应力合金，导致在所述第一晶体管的至少一个沟道中施加的第一应力，以及在所述第二晶体管栅极而不是所述第一晶体管栅极上淀积金属，以与第二电极形成合金，从而形成第二应力合金，导致至少在所述第二晶体管的沟道中施加的第二应力。5.根据权利要求4的方法，其中所述第一应力合金和第二应力合金施加相反的应力。6.根据权利要求5的方法，其中由所述第一应力合金导致的所述第一应力至少在所述第一晶体管的沟道区表现应力，其与由所述第一应力合金提供的应力相反，以及由所述第二应力合金导致的所述第二应力至少在所述第二晶体管的沟道区表现应力，其与由所述第二应力合金提供的应力相反。7.根据权利要求6的方法，其中通过对所述第一晶体管的至少一个沟道施加张应力，而对所述第二晶体管的至少一个沟道施加压应力，来调节载流子的迁移率。8.根据权利要求1的方法，其中所述淀积步骤包括将第一金属淀积到所述第一晶体管的一部分所述栅极材料上，以在邻接所述第一晶体管的沟道的栅极的下部区域形成第三合金；以及在所述第一晶体管栅极上淀积第二金属，以在栅极的上部区域形成所述第一晶体管栅极内第一应力合金。9.根据...

【专利技术属性】
技术研发人员：MP别良斯基，D恰丹巴拉奥，OH多库马奇，BB多里斯，O格卢斯陈克夫，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]