用于形成半导体器件中的金属布线的方法技术

本发明专利技术涉及一种在半导体器件中形成金属布线的方法，包括：在半导体衬底上形成下部金属布线，在下部金属布线上淀积绝缘膜，在绝缘膜中形成金属镶嵌蚀刻图形，在绝缘膜上淀积导电材料以便导电材料填充金属镶嵌蚀刻图形，从而形成含有台阶部分的导电层，在导电层上淀积具有比导电材料高的蚀刻选择比率的材料，从而形成抗蚀刻膜，用ＣＭＰ工艺剥离一部分抗蚀刻膜，直到露出导电层，借助于使用抗蚀刻膜作为蚀刻掩模的蚀刻工艺剥离一部分导电层，以及用ＣＭＰ工艺剥离剩余的抗蚀刻膜和导电层，从而形成导电布线。能减少取决于ＣＭＰ工艺中的长时间抛光的料浆的很大总量和衬垫的损蚀。从而能够节省开发和生产中的工艺成本。

【技术实现步骤摘要】

本专利技术涉及一种用于形成在半导体器件中相互连接电路部件的金属布线的方法。更具体地，本专利技术涉及一种用于在半导体器件中形成金属布线的方法，当借助于旋转蚀刻和化学机械抛光(下文中，简称为“CMP”)快速剥去用金属镶嵌工艺在通孔或沟槽中过量填充的金属时，该方法能提供平坦的表面。
技术介绍
通常，半导体器件是用淀积工艺、光刻工艺、蚀刻工艺之类的工艺在硅晶片上形成集成电路的器件。为了互相连接构成集成电路的部件，使用具有相对高导电率的例如铜的金属材料的布线，也就是金属布线。金属镶嵌工艺是用金属材料过量填充通孔和/或沟槽的工艺，通孔和/或沟槽是通过选择性蚀刻堆叠在下部金属布线上的层间绝缘膜形成的。借助于CMP工艺抛光用金属镶嵌工艺形成的金属布线的表面。例如，在借助于金属镶嵌工艺用铜填充通孔和/或沟槽的情况下，如果铜的淀积厚度低于1μm，那么用剥离铜的料浆以6000～10000/分的抛光速率进行CMP工艺，这是商业化的。然而，为了抛光具有几μm或更多厚度的铜膜，例如借助于使用用于剥离铜的料浆的CMP工艺的感应器，需要很长的抛光时间。结果，使用了大量的消耗品，例如料浆和抛光垫。此外，如果用金属镶嵌工艺在下一层低介电绝缘膜中形成铜布线，由于低介电绝缘膜的机械强度弱，所以存在薄膜剥离的问题。如果抛光压力和旋转速度降低以便防止薄膜剥离现象，那么增加了所使用的消耗品的总量。参考图1A，如果用金属镶嵌工艺在形成在下部金属布线11上的层间绝缘膜13中形成铜膜19，由于通孔和沟槽之间的宽度不同，那么在铜膜19的表面上出现台阶。如果如图1B中所示进行CMP工艺的话，不抛光铜膜19的表面。因此，使铜布线19a的均匀性降低并降低了半导体器件的可靠性。未说明的参考数字17指示阻挡膜。此时，为了解决上述问题，提出了一种混合工艺，其中用化学湿法蚀刻工艺例如旋涂蚀刻来剥离大部分金属，而用CMP工艺剥离一些金属。由于旋涂蚀刻基于图2中所示的湿处理，所以忽略铜膜29的台阶来平均地进行蚀刻。因此，存在对用虚线标注的最终铜布线29a的抛光基本不可能的问题。在图2中，参考数字21指示下部布线，23指示绝缘膜以及27指示阻挡膜。
技术实现思路
因而，根据上述问题提出本专利技术，并且本专利技术的一个目的是提供一种方法，其中在导电膜上堆叠具有比形成导电膜的第一金属高的蚀刻选择比率的第二金属、然后用CMP工艺和化学湿法蚀刻工艺形成具有平坦表面的金属布线。根据本专利技术的优选实施例，提供一种在半导体器件中形成金属布线的方法，包括如下步骤在半导体衬底上形成下部金属布线，在下部金属布线上淀积绝缘膜，在绝缘膜中形成金属镶嵌蚀刻图形，在绝缘膜上淀积导电材料以便导电材料填充金属镶嵌蚀刻图形，从而形成含有台阶部分的导电层，在导电层上淀积具有比导电材料高的蚀刻选择比率的材料，从而形成抗蚀刻膜，用CMP工艺剥离一部分抗蚀刻膜，直到露出导电层，借助于使用抗蚀刻膜作为蚀刻掩模的蚀刻工艺剥离一部分导电层，以及用CMP工艺剥离剩余的抗蚀刻膜和导电层，从而形成填充金属蚀刻图形的导电布线。附图说明图1A和图1B是用于说明形成铜布线的常规工艺的视图；图2示出了现有技术中用旋转蚀刻法蚀刻铜膜的状态；图3A至图3E是用于说明根据本专利技术一个优选实施例形成金属布线的工艺的视图；图4A至图4D是用于说明根据本专利技术另一个优选实施例形成金属布线的工艺的视图。具体实施例方式将参考图3和图4介绍根据本专利技术的优选实施例，图3示出了根据本专利技术一个优选实施例形成金属布线的工艺，而图4示出了根据本专利技术另一个优选实施例形成金属布线的工艺。图3A示出了形成金属镶嵌图形的工艺，图3B示出了形成抗蚀刻膜的工艺，图3C示出了抛光部分抗蚀刻膜的工艺，图3D示出了蚀刻部分金属膜的工艺，以及图3E示出了形成金属布线的工艺。参考图3A，用淀积工艺、光刻工艺和蚀刻工艺之类的工艺在半导体衬底(未示出)上形成具有给定形状的图形的预定厚度的下部金属布线31。在下部金属布线31上淀积绝缘膜33和光致抗蚀剂。用光刻工艺构图光致抗蚀剂以具有给定形状的图形(未示出)。然后用光致抗蚀剂图形作为掩模借助于蚀刻工艺构图绝缘膜33。用蚀刻工艺在绝缘膜33中形成连接到下部金属布线上的金属镶嵌蚀刻图形，例如沟槽35a和35b。此后，如图3B所示，在绝缘层33的整个表面上淀积具有预定厚度的Ta或TaN，绝缘层33具有用化学汽相淀积或物理汽相淀积工艺在其中形成的沟槽35a和35b，使得形成用于防止扩散的阻挡膜37。用化学汽相淀积或物理汽相淀积工艺在阻挡膜37的整个表面上电镀例如铜的第一金属，从而形成铜膜38。铜膜38具有足够完全填充沟槽35a和35b的厚度。然后用化学汽相淀积或物理汽相淀积工艺在铜膜38上淀积Ta以形成抗蚀刻膜39。根据本专利技术的优选实施例，阻挡膜37和抗蚀刻膜39不局限于Ta或TaN，但可以用第一金属，例如具有湿蚀刻率低于铜的材料，即对铜具有高蚀刻选择比率的第二金属。参考图3C，借助于CMP工艺使用用于剥离抗蚀刻膜的浆料，例如用于剥离钽的浆料来剥离除抗蚀刻膜39以外仅仅在铜膜38顶部上堆叠的部分，尤其是对应沟槽35a和35b的正上方部分填充台阶部分的那部分。结果，不用进行剥离保留填充台阶部分的一部分抗蚀刻膜39。在上述中，已经说明台阶部分仅仅包括对应沟槽35a和35b的正上方部分的那部分，但还可以包括在淀积铜膜38的工艺中形成的台阶部分。参考图3D，用化学湿法工艺，例如旋涂蚀刻来蚀刻铜膜38直到等于保留在台阶部分中的抗蚀刻膜39的底部的好度。这时，构成抗蚀刻膜39的钽元素对铜具有高蚀刻选择比率。从而用旋涂蚀刻不容易蚀刻钽元素，而在CMP工艺后保留。结果，用旋涂蚀刻不蚀刻留在抗蚀刻膜39的底部的一部分铜膜38，即填充沟槽35a和35b的一部分铜膜38。参考图3E，进行使用用于剥离铜的料浆和用于剥离钽的料浆的CMP工艺以仅仅剥离一些抗蚀刻膜39和在图3D的旋涂蚀刻后残留的铜膜38，直到露出绝缘膜33，以便形成填充沟槽35a和35b的铜布线38-1和38-2。此外，在示出本专利技术优选实施例的图4中，图4A示出了形成抗蚀刻膜的工艺，图4B是抛光一部分抗蚀刻膜的工艺，图4C示出了蚀刻一些铜膜的工艺，以及图4D示出了形成铜布线的工艺。参考图4A，用淀积工艺、光刻工艺和蚀刻工艺在硅晶片(未示出)上形成具有给定形状的图形的预定厚度的下部金属布线41。在下部金属布线41上淀积绝缘膜43之后，用光刻工艺和蚀刻工艺形成金属镶嵌蚀刻图形，也就是沟槽。用淀积工艺在含有沟槽的绝缘膜43的整个表面上淀积具有预定厚度的Ta或TaN，由此形成作为抗扩散膜的阻挡膜47。用淀积工艺在阻挡膜47的整个表面上淀积从铜、钨和铝构成的组中选择的至少一种第一金属，第一金属具有完全填充沟槽的程度的预定厚度，从而形成金属膜48。这时，优选金属膜48具有与绝缘层43的厚度相同的淀积厚度，尤其是沟槽的深度。此后，在金属膜48上淀积具有比第一金属低的湿蚀刻率的材料以形成抗蚀刻膜49。在上述中，构成抗蚀刻膜49的的材料可以包括具有对第一金属的高蚀刻选择比率的金属或SiO2和SiN的绝缘材料。例如，如果第一金属是铜，那么可以用钽(Ta)来形成抗蚀刻膜49。如图4B所示，使用用于剥离形成抗蚀刻膜的材料的料浆的CMP工艺本文档来自技高网...

【技术保护点】
一种在半导体器件中形成金属布线的方法，包括如下步骤：在半导体衬底上形成下部金属布线；在下部金属布线上淀积绝缘膜；在绝缘膜中形成金属镶嵌蚀刻图形；在绝缘膜上淀积导电材料以便导电材料填充金属镶嵌蚀刻图形，从而形成 含有台阶部分的导电层；在导电层上淀积具有比导电材料高的蚀刻选择比率的材料，从而形成抗蚀刻膜；用化学机械抛光工艺剥离一部分抗蚀刻膜，直到露出导电层；借助于使用抗蚀刻膜作为蚀刻掩模的蚀刻工艺剥离一部分导电层；以及 用化学机械抛光工艺剥离剩余的抗蚀刻膜和导电层，从而形成填充金属蚀刻图形的导电布线。

【技术特征摘要】
KR 2003-11-13 80030/031.一种在半导体器件中形成金属布线的方法，包括如下步骤在半导体衬底上形成下部金属布线；在下部金属布线上淀积绝缘膜；在绝缘膜中形成金属镶嵌蚀刻图形；在绝缘膜上淀积导电材料以便导电材料填充金属镶嵌蚀刻图形，从而形成含有台阶部分的导电层；在导电层上淀积具有比导电材料高的蚀刻选择比率的材料，从而形成抗蚀刻膜；用化学机械抛光工艺剥离一部分抗蚀刻膜，直到露出导电层；借助于使用抗蚀刻膜作为蚀刻掩模的蚀刻工艺剥离一部分导电层；以及用化学机械抛光工艺剥离剩余的抗蚀刻膜和导电层，从而形成填充金属蚀刻图形的导电布线。2.如权利要求1所要求的方法，其中抗蚀刻膜是钽。3.如权利要求2所要...

【专利技术属性】
技术研发人员：金亨俊，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]