半导体装置的制造方法制造方法及图纸

一种半导体装置的制造方法，该半导体装置在同一半导体衬底上具有ＭＯＳ晶体管及扩散电阻层，可极力抑制扩散电阻层的电流泄漏。上述制造方法具有如下特征，即在含有形成于ｎ型阱（１１）上的栅电极（２２）及ｐ＋型扩散电阻层（３０）上的ｎ型阱（１１）的整个面上形成ＣＶＤ绝缘膜（２３）。在扩散电阻层３０的部分上形成具有开口部（４２ｍ）的第二光致抗蚀剂层（４２），并以该抗蚀剂层为掩膜来对ＣＶＤ绝缘膜（２３）进行各向异性蚀刻，在栅电极２２的侧壁形成侧壁隔垫（２３ｓ）。以第二光致抗蚀剂层（４２）为掩膜，掺杂高浓度ｐ型杂质来形成ＭＯＳ晶体管（２０）的源极层（２４ｓ）及漏极层（２４ｄ）、以及扩散电阻层（３０）的触点形成用ｐ＋型层（３１）。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及在同一半导体衬底上具有MOS晶体管及扩散电阻的。
技术介绍
近年来，作为在电视等图象接收机的电路中使用的半导体装置，可知有双极混载型IC。所谓双极混载型IC是例如MOS晶体管(在栅电极的侧壁形成侧壁隔垫而成)及扩散电阻层(掺杂低浓度杂质而成)与可由大电流驱动的双极晶体管一起形成在同一半导体衬底上的半导体装置。在此，使用上述扩散电阻层以例如在上述电路内产生必要压降等为目的。其次，参照附图说明可被使用于上述双极混载型IC中的现有例的。图8～图12是现有例的半导体装置制造方法的图示。另外，图8～图12中，在以形成于同一p型半导体衬底10上的双极晶体管(未图示)为主的各电子器件中，表示了形成一组MOS晶体管20及扩散电阻层30的区域的剖面图。首先，如图8所示，在p型半导体衬底10上形成n型阱11，而后，在该n型阱11内，在形成后述的扩散电阻层30的区域周围利用例如LOCOS(Local Oxidation of Silicon)法形成元件分离层12。然后，在除元件分离层12以外的n型阱11的整个面上形成绝缘膜21(例如由氧化硅膜构成)。其次，如图9所示，在栅极绝本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，所述半导体装置在同一半导体衬底上具有ＭＯＳ晶体管及扩散电阻层，所述制造方法特征在于，包括：在所述半导体衬底上形成多个元件分离层的工序；在邻接所述元件分离层的区域介由栅极绝缘膜形成栅电极的工序；在由所述元件分离层包围的半导体衬底上的区域掺杂低浓度杂质而形成扩散电阻层的工序；利用ＣＶＤ法在包括所述栅电极及所述扩散电阻层上的所述半导体衬底的整个面上形成ＣＶＤ绝缘膜的工序；在所述扩散电阻层的主要部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜来各向异性蚀刻所述ＣＶＤ绝缘膜而在所述栅电极上的侧壁上形成侧壁隔垫的工序。

【技术特征摘要】
JP 2003-12-25 429823/031.一种半导体装置的制造方法，所述半导体装置在同一半导体衬底上具有MOS晶体管及扩散电阻层，所述制造方法特征在于，包括在所述半导体衬底上形成多个元件分离层的工序；在邻接所述元件分离层的区域介由栅极绝缘膜形成栅电极的工序；在由所述元件分离层包围的半导体衬底上的区域掺杂低浓度杂质而形成扩散电阻层的工序；利用CVD法在包括所述栅电极及所述扩散电阻层上的所述半导体衬底的整个面上形成CVD绝缘膜的工序；在所述扩散电阻层的主要部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜来各向异性蚀刻所述CVD绝缘膜而在所述栅电极上的侧壁上形成侧壁隔垫的工序。2.如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述侧壁隔垫的工序后，具有掺杂高浓度杂质来形成所述MOS晶体管的源极层及漏极层的工序。3.一种半导体装置的制造方法，所述半导体装置在同一第一半导体衬底上具有MOS晶体管及第一导电型扩散电阻层，所述制造方法特征在于，包括在所述第一导电型半导体衬底上形成第二导电型阱的工序；在所述第二导电...

【专利技术属性】
技术研发人员：宫胁好彦，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]