用于非易失性半导体存储器的密集阵列结构制造技术

本发明专利技术描述一种用于具有高面积密度的非易失性半导体存储器元件（１４，１６）的阵列结构（１０）。通过共同使用虚接地方案和存储器元件（１４，１６）的２维阵列的结合来获得该高密度。连接行或列中的存储器元件（１４，１６）的字线在绝缘交叉点（２２）彼此交叉。而且，本发明专利技术描述一种能够用于这种存储器阵列的制造工艺。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种诸如浮栅存储器的非易失性半导体存储器的领域及其操作方法。更为具体地，本专利技术涉及这种存储器元件密集阵列结构、包括这种密集阵列结构的非易失性存储器、以及制造这种密集阵列结构的方法。非易失性存储器(NVM)广泛用于各种商业和军事电子器件和设备，例如，便携式电话、无线电通讯和数码相机。这些电子器件的市场仍然需求具有低压、低功耗和降低芯片尺寸的器件。闪速存储器含有在每一交叉点具有MOSFET的列和行的栅格，该MOSFET具有一个(或多个)在控制栅(CG)和沟道区之间的浮栅(FG)，浮栅和控制栅由薄电介质层分离，当使用多晶硅用于FG和CG时，通常称之为“多晶间电介质”。随着制造技术的改进，浮栅尺寸减小到亚微米级。这些器件基本上为其中将电子(或空穴)注入到浮栅并隧穿氧化阻挡层的浮栅晶体管的特殊类型。存储在浮栅中的电荷更改器件的阈值电压。这样，存储数据。CG控制FG。闪速存储单元可以整批擦除数据，来取代一次一个字节。由US-4763299获知一种形成在硅衬底上的EEPROM单元和结构。所描述的结构提供一种比现有技术的结构密度高的EEPROM阵列。平行于垂直位线轴排列一组位线。EEPROM单元的沟道被沿着与位线轴成±45°角的沟道轴排列。阵列的字线形成Z字形图形，字线具有水平部分和沿沟道轴对准的部分。US-5787035和US-5982671涉及其中四个存储器单元共同拥有一个漏区或源区。存储器单元为浮栅(FG)/控制栅(CG)堆栈/叠式存储器(stack)。一行CG的控制栅电互连，互连形成字线。字线物理上形成Z字形图形。由于四个存储器单元共同拥有一个源区或一个漏区，因此通过降低接触孔占据的面积来降低阵列的尺寸。上述现有技术的单元结构的缺点是它们使用Z字形图形，这不可避免地导致大的单元。这是由于在制造这种器件中所使用的光刻工艺构图直线比构图Z字线容易。而且，因为由于短路的风险，Z字形图形会导致大阵列的产量损失。最后，当多晶硅栅弯屈靠近晶体管边缘时，特别在有源沟道区和栅极掩模未对准时，晶体管匹配就是次优的。本专利技术的目的是提供一种面积密度比现有技术的存储器单元高的存储器单元和相应的阵列结构，以及提供一种用于制造这种存储器单元的方法。通过根据本专利技术的器件和方法来实现上述目的。本专利技术提供按照行和列逻辑布置的半导体存储器阵列。根据本专利技术，一行上的半导体存储器通过第一字线来连接，而一列上的半导体存储器通过第二字线来连接，由此第一和第二字线彼此交叉。第一和第二字线的交叉为绝缘交叉。由于交叉字线，存储器单元的面积密度比现有技术的存储器单元高。如果使用相同的设计规则，单元尺寸小于现有技术单元的尺寸。可以按照虚(virtual)接地方案连接半导体存储器，这允许制作非常小的单元。半导体存储器可以为具有相同或不同晶体管长度的晶体管。阵列中的半导体存储器可以为其中电荷存储在浮栅中的叠栅浮栅存储器或其中电荷存储在电荷俘获介质或层中的电荷俘获器件。电荷俘获器件可以为存储一位的类型或存储两位的类型。本专利技术还提供一种包括上述半导体存储器的阵列的非易失性存储器。本专利技术还提供一种用于在具有表面的半导体衬底中或上制造按照行和列逻辑布置的半导体存储器的阵列。该方法包括提供第一字线和提供第二字线的步骤，第一和第二字线彼此交叉。提供第一字线的步骤和提供第二字线的步骤可以包括沉积导电层。该方法还可以包括在第一字线与第二字线之间提供绝缘的步骤。该步骤可以包括在远离衬底表面的方向上提供绝缘体。还可以包括提供横向绝缘体。该方法还可以包括制造半导体存储器的步骤。制造半导体存储器的步骤可以包括提供具有相同或不同长度的晶体管长度的晶体管。制造半导体存储器的步骤可以包括制造叠栅浮栅晶体管的步骤。选择地，可以包括制造电荷俘获器件的步骤。从下面的详细说明并结合附图，本专利技术的这些和其它特征以及优点将显而易见，附图通过示例性的方式说明本专利技术的原理，仅为了举例而给出该说明，并非限制本专利技术的范围。下面引用的参考图是指附图。附图说明图1是根据本专利技术第一实施例的存储器阵列的一部分的顶视图，示出有源区、绝缘区、在行方向和列方向上的重叠字线以及对角位线。图2是图1的阵列的一个单位单元的第一实施例的更多细节的放大视图，但是为了清晰删除了位线，该实施例中的存储单元为叠式FG晶体管元件。图3是图2的单位单元的第一实施例沿图2的线AA’、BB’、CC’和DD’的四个横截面图。图4示出在场氧化限定、隧穿氧化层的生长和覆层FG多晶硅层沉积之后的未完成单位单元的四个横截面。图5示出如图2中的单位单元，并示出用于在FG多晶硅层中蚀刻正方形的掩模。图6示出在利用图5的掩模在FG多晶硅中蚀刻正方形之后且在除去FG多晶硅层的地方上形成IPD层之后的未完成单位单元的四个横截面。图7示出在沉积和构图顶部具有盖帽层的第一控制栅多晶硅层因而形成第一字线之后的未完成单位单元的四个横截面。图8示出在第一字线侧面形成绝缘隔离物或层之后的未完成单位单元的四个横截面。图9示出在沉积和构图顶部具有盖帽层的第二CG多晶硅层因而形成与第一字线交叉但不互相电接触的第二字线之后的未完成单位单元的四个横截面。图10示出在蚀刻IPD层和FG多晶硅层之后的未完成单位单元的四个横截面图。图11示出在自对准源极和漏极注入并制作接触之后的单位单元的第二实施例的四个横截面。除第二多晶硅CG顶部上的盖帽层之外，图11与图3相同。图12示出其中所有晶体管的晶体管长度相同的单位单元的第三实施例的四个横截面。图13a是示出图1中所示的存储器阵列的一部分的等效电路的符号电路图。图13b示出用于根据图13a的电路图的存储器阵列的读、写和擦除条件。图14是示出图1的阵列的一个单位单元的第二实施例的更多细节的放大视图，但去掉了位线，该存储元件为电荷俘获器件。图15是图14的单位单元的实施例沿图14中的线AA’、BB’、CC’和DD’的四个横截面图。图16示出如图14和图15中所使用的电荷俘获器件的写和读。在不同的附图中，相同的参考数字表示相同或相似的元件。关于特定的实施例并参考特定的附图描述本专利技术，但本专利技术并不限于此而仅由权利要求书限定。所述的附图仅为示意性的而非限制性的。作出下述参考以处理共同使用的硅半导体，但是本专利技术并不限于此，且还包括在其范围内的其它半导体系统，诸如基于锗、硅/锗、砷化镓等的那些。本领域技术人员会意识到虽然以在硅处理中常规使用的材料作为参考，但在其它半导体系统中等效材料对于本领域技术人员是公知的。贯穿该说明书，术语“水平”、“垂直”、“对角”仅用于提供坐标系统并简化解释。它们不必、但可以指器件的实际物理方向。而且，术语“列”和“行”用于描述连接在一起的阵列元件组。该连接可以是行和列的笛卡尔(Cartesian)阵列，然而本专利技术并不限于此。本领域技术人员会理解，列和行可以容易地相互交换，且在该公开物中旨在这些术语可互换。同样，可以构造非笛卡尔阵列，且该阵列包含在本专利技术的范围内。因此，应该广义解释术语“行”和“列”。为了便于该广义解释，权利要求书指的是逻辑布置的行和列。这意味着存储器元件组以拓扑线性交叉的方式连接在一起，然而，物理或拓扑布置不一定需要这样。例如，行可以为圆形而列为这些圆形的半径，且在本专利技术中将圆形和半径描述为本文档来自技高网...

【技术保护点】
一种按照行和列逻辑布置的半导体存储器阵列，其中行上的半导体存储器通过第一字线连接而列上的半导体存储器通过第二字线连接，第一和第二字线彼此交叉。

【技术特征摘要】
EP 2002-5-31 02077155.61.一种按照行和列逻辑布置的半导体存储器阵列，其中行上的半导体存储器通过第一字线连接而列上的半导体存储器通过第二字线连接，第一和第二字线彼此交叉。2.权利要求1的阵列，其中第一和第二字线为绝缘交叉。3.权利要求1的阵列，其中半导体存储器按照虚接地方案连接。4.权利要求1的阵列，其中半导体存储器为具有相同晶体管长度的晶体管。5.权利要求1的阵列，其中半导体存储器为叠栅浮栅存储器。6.权利要求1的阵列，其中半导体存储器为电荷俘获器件。7.权利要求6的阵列，其中至少一个半导体存储器适用于存储两位。8.一种包括根据权利要求1的半导体存储器阵列的非易失性存储器。9.一种在具有表面的半导体...

【专利技术属性】
技术研发人员：MJ范杜尤伦，RTF范沙伊克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]