位线结构及其制造方法技术

本发明专利技术涉及一种位线结构以及相应的制造方法。根据所述方法，至少在第二接触（ＫＳ）和毗邻的第一接触（ＫＤ）附近用导电沟槽填充材料（５）填充隔离沟槽（Ｔ），所述层与毗邻第二接触（ＫＳ）的第一掺杂区（Ｄ）互相连接以得到掩埋接触旁路线。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，以及更具体的涉及一种亚100nm位线结构及相关的制造方法，其可用于源极线和漏极线的相应选择驱动的非易失性SNOR存储电路中。在获得存储电路的过程中，基本上是在存储器结构方面产生差别，所谓的NAND和NOR结构是最普遍的代表。在两种结构中，例如所谓的单晶体管存储单元以矩阵型方式排列并通过所谓的字线和位线被驱动。虽然在NAND结构中多个开关元件或存储元件互相串联并通过共用选择栅或选择晶体管被驱动，但是NOR结构中的各个开关元件是以平行或矩阵型方式被组织的，其结果是每个开关元件可被单独选择。附图说明图1A示出了所谓的SNOR结构(选择NOR)的简化说明，其中与具有“共源极”结构的NOR结构相比，各个开关元件SE1、SE2...通过相应的源极线SL1、SL2...并通过相应的漏极线DL1、DL2...被选择驱动。这种选择驱动例如借助相应的位线控制器BLC来执行，或者说其通过共用位线BL1、BL2...来实现。这样，由于SNOR结构不依赖于预定最小单元晶体管长度或沟道长度，因此有可能实现半导体电路布置的进一步收缩或更大范围的集成。图1B示出了根据图1A的SNOR结构的普通布局的简化说明。根据图1B，在具有基本直条型结构的半导体衬底的有源区AA内形成开关元件或存储元件SE1、SE2...。该多个排列成列的条型有源区AA用同样以条型方式形成的成行层叠或字线叠层WL1、WL2...叠加在它们之上。这种条型有源区AA和以条型方式形成的字线叠层WL之间的每个交叉点或交叠区因此组成多个半导体部件或存储元件SE。接触是为与各个漏区D和源区S形成接触所必需的，所述接触通常在有源区AA之上形成，但它们通常还可以进入毗邻的隔离区STI(浅沟槽隔离)内。在另外的优选代表第一金属化层的覆盖层内，接着为各个位线BL设置源极线SL1、SL2...以及漏极线DL1、DL2....在这种情况下，漏极线通过相应的漏极接触KD连接到有源区AA的相关的漏区D，源极线SL以相同的方式通过相应的源极接触连接到相关的源区S。然而，这种普通位线结构的不利之处在于，由于附加的源极线的原因，出现比“公共源极”结构密两倍以上的金属化，该金属化表示用于更大范围的集成或进一步收缩的限制因子。为改善集成密度，因此已经根据文献DE 100 62 245 A1提出在绝缘片(insulating fin)处形成作为隔离物的源极线和漏极线并借助附加的具有相应开口的绝缘层使相关的源区和漏区能够接触。然而，由于在衬底表面形成并保持平行状态的源极线和漏极线的原因，空间需求仍相对高并阻止了更大范围的集成。图2A和2B示出了例如从文献US 6,438,030，B1得知的另外的位线结构的简化等效电路图以及简化截面图。根据图2A和2B，在这种情况下，漏极线DL1、DL2...再次在衬底100的表面处形成作为表面位线，在该衬底内为在半导体衬底内获得掩埋源极线BSL1形成相互绝缘p-型阱101、102...。为将各个源区S接触-连接到掩埋源极线BSL或p-型阱101、102...，所谓的掩埋带或掩埋连接层BS与源区S接触形成，作为一直进入p-型阱101内的p-型掺杂区。通过在表面处形成的硅化物层8，有可能在这种情况下源区S电连接到掩埋连接层BS并因此连接到掩埋源极线BSL。这样，半导体部件SE的每个源区S电连接到p-型阱101或掩埋源极线BSL。另一方面，根据图2B，漏区D通过漏极接触KD电连接到表面位线DL1。此外，每个p-型阱或掩埋源极线BSL通过阱连接掺杂区WA及相关的源极接触KS电连接到在表面处确定路线的表面源极线SL1。为获得充分低的接触电阻，在半导体衬底内通常每32～64个单元形成这种类型的源极接触KS。由于在半导体衬底内源极线基本形成作为掩埋源极线BSL并相应地减轻了在衬底表面处金属化的需求，因此可大大改善集成密度。然而，不利之处在于由于表面漏极线DL1和表面源极线SL1之间的线交叠的原因，因此尤其在源极接触KS的位置处仍出现面积损失。因此，本专利技术是基于以下目的的，即提供一种能够获得进一步面积优化的位线结构及相关制造方法。根据本专利技术，该目的借助关于上述位线结构的专利权利要求1的特征并借助关于上述方法的专利权利要求9的措施来实现。尤其通过使用至少在第二接触和毗邻后者的第一接触区内填充有导电沟槽填充层的隔离沟槽，为获得掩埋接触旁路线沟槽填充层与毗邻第二接触的第一掺杂区互相电连接，金属化需求可被进一步减轻，其结果是可获得面积优化的位线结构。优选地，隔离沟槽具有在其沟槽表面处形成的第一沟槽绝缘层、在第一沟槽绝缘层表面处形成的导电或不导电的屏蔽层以及在屏蔽层的表面上形成的第二沟槽绝缘层，沟槽填充层位于隔离沟槽的上面部分内，其结果是可获得尤其还用于亚100nm结构的具有显著的电特性和尤其是绝缘特性的半导体部件。优选地，第二接触基本位于掩埋连接层之上，其结果是可省去另外的阱接触-连接并得到进一步改善的面积优化。尤其通过使用自对准高导电性连接层，第一或第二接触之间的电连接和相关掺杂区以及沟槽填充层可以特别简单和有效的方式来实现。优选地，衬底此外具有阱掺杂区，其中设置位线掺杂区，隔离沟槽伸出阱掺杂区外。这样可进一步显著改善相邻单元之间的绝缘特性。本专利技术的更多有利的改进在进一步的权利要求中被表征。以下参考附图根据示例性实施例更详细地描述本专利技术。在图中图1A和1B示出了在SNOR存储电路中普通位线结构布局的简化等效电路图和简化平面图；图2A和2B示出了另外的普通位线结构的简化等效电路图及相关的截面图；图3A和3B示出了具有根据本专利技术的位线结构的半导体电路的布局的简化平面图和沿截面I-I的相关截面图；以及图4A～9C示出了根据图3A的半导体电路布置的简化截面图，用于说明制造根据本专利技术的位线结构的过程中的基本方法步骤。图3A和3B示出了半导体电路的布局的简化平面图以及沿截面I-I的相关截面图，用于说明根据本专利技术的位线结构，相同的参考标记表示相同的或与图1A～2B中的那些对应的元件或层，为此在下面省去重复描述。在这种情况下，借助实例，图3A示出了根据本专利技术的可用于SNOR半导体存储电路内的位线结构的布局的简化平面图。根据图3A和3B，在具有例如半导体衬底并优选结晶硅的衬底内，借助多个条型隔离沟槽T，多个条型有源区AA以列型方式在衬底内形成。如同在根据图1B的现有技术中一样，字线叠层WL垂直于所述条型有源区AA以行型方式在衬底的表面处形成，为获得例如作为半导体部件的非易失性存储元件SE，所述字线叠层具有例如栅氧化层或隧道层的第一绝缘层7A、例如浮置栅层的电荷存储层7B、例如ONO层序列(氧化物/氮化物/氧化物)的第二绝缘层7C以及作为实际驱动字线的控制层7D。为了绝缘在字线叠层WL的侧壁处形成侧壁绝缘层或隔离物SO，指向第二接触或源极接触KS的隔离物被处理或被修整并具有减小的厚度。这些隔离物SP或被修整的隔离物TSP通常包括多个隔离层，借此有可能获得充分绝缘和相关的连接掺杂区或实际的第一和第二或漏极和源极掺杂区D和S。由于这些层及相关隔离物以及掺杂区被本领域的技术人员充分已知，因此这里省去其详细描述。因此，在有源区AA和字线叠层WL之间的每个交叉点或交叠点处形成半导体部本文档来自技高网...

【技术保护点】
一种位线结构，包括半导体衬底（１，１００，１０１），其用于获得多个半导体部件（ＳＥ），每个半导体部件具有第一导电类型（ｎ）的第一掺杂区（Ｄ）和与第一导电类型相反的第二导电类型（ｐ）的第二掺杂区（Ｓ）；第二导电类型（ｐ）的位线 掺杂区（１０１），其用于获得至少一个掩埋位线（ＢＳＬ），该区在半导体衬底内形成并电连接到第二掺杂区（Ｓ）；至少一个隔离沟槽（２），其形成在半导体衬底内基本平行于掩埋位线（ＢＳＬ）用于其绝缘；第一表面绝缘层（Ｉ１），其在半导体 衬底的表面处形成；第一表面位线（ＤＬ），其在第一表面绝缘层（Ｉ１）的表面处形成并且通过第一接触（ＫＤ）电连接到第一掺杂区（Ｄ）；第二表面绝缘层（Ｉ２），其在第一表面绝缘层（Ｉ１）和／或第一表面位线（ＤＬ）的表面处形成；以及　 　第二表面位线（ＳＬ），其在第二表面绝缘层（Ｉ２）的表面处形成并且通过至少一个第二接触（ＫＳ）电连接到第二掺杂区（Ｓ），其特征在于第一表面位线（ＤＬ）在第二接触（ＫＳ）区内具有中断，以及隔离沟槽（Ｔ）至少在第二接 触（ＫＳ）和毗邻后者的第一接触（ＫＤ）区内具有导电沟槽填充层（５），为获得掩埋接触旁路线该导电沟槽填充层与毗邻第二接触（ＫＳ）的第一掺杂区（Ｄ）互相电连接。...

【技术特征摘要】
【国外来华专利技术】DE 2003-5-14 10321740.11.一种位线结构，包括半导体衬底(1，100，101)，其用于获得多个半导体部件(SE)，每个半导体部件具有第一导电类型(n)的第一掺杂区(D)和与第一导电类型相反的第二导电类型(p)的第二掺杂区(S)；第二导电类型(p)的位线掺杂区(101)，其用于获得至少一个掩埋位线(BSL)，该区在半导体衬底内形成并电连接到第二掺杂区(S)；至少一个隔离沟槽(2)，其形成在半导体衬底内基本平行于掩埋位线(BSL)用于其绝缘；第一表面绝缘层(I1)，其在半导体衬底的表面处形成；第一表面位线(DL)，其在第一表面绝缘层(I1)的表面处形成并且通过第一接触(KD)电连接到第一掺杂区(D)；第二表面绝缘层(I2)，其在第一表面绝缘层(I1)和/或第一表面位线(DL)的表面处形成；以及第二表面位线(SL)，其在第二表面绝缘层(I2)的表面处形成并且通过至少一个第二接触(KS)电连接到第二掺杂区(S)，其特征在于第一表面位线(DL)在第二接触(KS)区内具有中断，以及隔离沟槽(T)至少在第二接触(KS)和毗邻后者的第一接触(KD)区内具有导电沟槽填充层(5)，为获得掩埋接触旁路线该导电沟槽填充层与毗邻第二接触(KS)的第一掺杂区(D)互相电连接。2.如权利要求1所述的位线结构，其特征在于隔离沟槽(T)具有在其沟槽表面处形成的第一沟槽绝缘层(2)、在第一沟槽绝缘层(2)的表面处形成的导电或不导电的屏蔽层(3)和在屏蔽层(3)的表面上形成的第二沟槽绝缘层(4)，并且在该第二沟槽绝缘层上沟槽填充层(5)形成在隔离沟槽(T)的上面部分内。3.如权利要求1或2所述的位线结构，其特征在于第二掺杂区(S)通过相关的掩埋连接层(BS)连接到掩埋位线(BSL)，并且第二接触(KS)基本形成在掩埋连接层(BS)的其中一个之上或阱连接掺杂区(WA)之上用于连接掩埋位线(BSL)。4.如权利要求3所述的位线结构，其特征在于第二接触(KS)直接或借助自对准高导电性连接层(8)连接到第二掺杂区(S)及相关的掩埋连接层(BS)。5.如权利要求1～4中的一个所述的位线结构，其特征在于浅沟槽绝缘层(6)在沟槽填充层(5)的表面处形成。6.如权利要求1～5中的一个所述的位线结构，其特征在于毗邻第二接触(KS)的第一接触(KD)直接或借助自对准高导电性连接层(8)连接到毗邻第二接触(KS)的第一掺杂区(D)及沟槽填充层(5)的相关的未覆盖连接区。7.如权利要求1～6中的一个所述的位线结构，其特征在于衬底具有阱掺杂区(100)，其中设置位线掺杂区(101)，并且隔离沟槽(T)伸出阱掺杂区(100)外。8.如权利要求1～7中的一个所述的位线结构，其特征在于半导体部件具有多个以矩阵型方式布置并具有第一绝缘层(7A)、电荷存储层(7B)、第二绝缘层(7C)和控制层(7D)的非易失性存储元件(SE)。9.一种用于至少在第二接触(KS)和毗邻后者的第一接触(KD...

【专利技术属性】
技术研发人员：R卡科施克，F舒勒，G滕佩尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]