【技术实现步骤摘要】
本专利技术涉及一种半导体设计技术;具体而言涉及一种半导体存储器件中的全局数据总线GIO的总线线路设置。
技术介绍
如众所周知的,包括DRAM的大多数半导体存储器件具有分级I/O总线结构。换句话说,那些器件具有这样的结构,其将复数个(plural)排组(bank)共享的全局数据总线GIO连接到在每个排组中分级准备的局部数据总线LIO上。具体而言,全局数据总线被与每个排组中的局部数据总线和I/O垫(pad)耦合。在该结构中,数据传输单位(unit)被需要用于全局数据总线和局部数据总线之间的数据传输。一般而言,这样的数据传输单位包括写驱动器,用于将全局数据总线上的输入数据驱动到局部数据总线上;以及I/O感测放大器(sense amp),用于将局部数据总线上的输出数据加载到全局数据总线上。同时,随着半导体存储芯片的尺寸变小,全局数据总线GIO线路(常规情况下DRAM具有16个总线线路)之间的线路间隔变小。这样,相邻全局数据总线线路上的信号可受到由于耦合而产生的噪声的影响,在严重状况下导致数据误差的出现(issuance)。图1描述根据现有技术的512M DDR2DRA ...
【技术保护点】
一种半导体存储器件,具有多个排组,所述半导体存储器件包括:多个输入/输出(I/O)垫,其被准备用于数据输入和输出;全局数据总线,其设置于在第一方向上相邻的排组和I/O垫之间;以及多个数据传输单位,用于每个排组和全局数 据总线之间的数据传输,其中对应于所述每个排组的数据传输单位被分类成多组,每组都具有复数连续数据传输单位,并且对应于每个数据传输单位的全局数据总线的第一方向上的总线线路对于每组依次和交替设置。
【技术特征摘要】
KR 2004-5-10 10-2004-00327941.一种半导体存储器件,具有多个排组,所述半导体存储器件包括多个输入/输出(I/O)垫,其被准备用于数据输入和输出;全局数据总线,其设置于在第一方向上相邻的排组和I/O垫之间;以及多个数据传输单位,用于每个排组和全局数据总线之间的数据传输,其中对应于所述每个排组的数据传输单位被分类成多组,每组都具有复数连续数据传输单位,并且对应于每个数据传输单位的全局数据总线的第一方向上的总线线路对于每组依次和交替设置。2.如权利要求1的半导体存储器件,其中对应于每组中包括的数据传输单位的全局数据总线的第一方向上的总线线路被按序设置。3.如权利要求2的半导体存储器件,其中全局数据总线的第一方向上的总线线路的设置顺序对每组是对称的。4.一种半导体存储器件,包括多个排组,具有第一和第二单元区,其共享一个行解码器并且是第一和第二列解码器所选择的单位区;多个输入/输出(I/O)垫,其被准备用于数据输入和输出;全局数据总线,其设置于在第一方向上相邻的排组和I/O垫之间;多个第一数据传输单位,用于第一单元区和全局数据总线之间的数据传输;以及多个第二数据传输单位,用于第二单元区和全局数据总线之间的数据传输,其中对应于第一和第二数据传输单位的全局数据总线的第一方向上的总线线路对于每个单元区依次和交替设置。5.如权利要求4的半导体存储器件,其中对应于一个数据传输单位的全局数据总线的第一方向上的总线线路被按序设置。6.如权利要求5的半导体存储器件,其中对应于第一数据传输单位的全局数据总线的第一方向上的总线线路的设置顺序与对应于第二数据传输单位的全局数据总线的第一方向上的总线线路的设置顺序对称。7.一种具有多个排组的半导体存储器件,包括16个输入/输出(I/O)垫,用于数据输入和输出,其被以0,15,1,14,2,13,3,12,4,11,5,10,6,9,7,和8的顺序设置;全局数据总线,其设置于在行方向上相邻的第一和第二排组以及16个I/O垫之间;以及16个数据传输单位,用于每个排组和全局数据总线之间的数据传输,其被以0,15,1,14,2,13,3,12,4,11,5,10,6,9,7,和8的顺序设置,其中对应于每个数据传输单位的全局数据总线的第一方向上的总线线路被以0,4,...
【专利技术属性】
技术研发人员:金京男,尹锡彻,
申请(专利权)人:海力士半导体有限公司,
类型:发明
国别省市:KR[]
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