半导体器件及其制造方法技术

一种半导体器件，包括第１导电型的半导体衬底；形成于半导体衬底上的第１导电型的半导体区域；栅电极，其至少一部分位于选择地形成于半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿沟槽的壁面，形成于与栅电极之间；第２导电型基层，设置成在半导体区域上隔着所述栅极绝缘膜包围除沟槽底部以外的侧壁；第１导电型源区，邻接于栅极绝缘膜，形成于基层的上面附近的沟槽的外侧；和绝缘膜，形成于栅电极的从沟槽延伸后经台阶部分宽度形成为比沟槽内的宽度宽的上端部分的下面与源区的上面之间的至少一部分，而且其膜厚比沟槽内的栅极绝缘膜的膜厚厚。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其涉及一种用作高速开关动作用器件和功率用器件的纵向型场效应晶体管的构造。
技术介绍
以前，计算机等的CPU(Central Processing Unit)中使用的电源低电压化。随的，多使用基于同步整流方式的电源。作为适用于基于同步整流方式的电源的半导体器件，例如有MOSFET(Metal OxideSemiconductor Field Effect Transistor)等。就该MOSFET而言，要求降低高侧(高电压)侧的开关元件的开关损耗或导通损耗。作为经栅极绝缘膜在通过基底(主体)区域后到达第1导电型半导体衬底的沟槽内设置栅电极的现有技术，有日本特开平5-335582号公报、日本特开平7-326755号公报中公开的纵向型MOSFET。另外，作为在栅电极的上端部分的上表面设置硅化物的现有技术，有日本特开2002-368220号公报。图17表示现有MOSFET的剖面构造，用该图来说明现有MOSFET的详细构成。为了简化说明，以n沟道型为例进行说明。若将p逆转为n，则p沟道型也一样。在N+型半导体衬底1上，利用外延生长形成N-型半导体层2。在该N-型半导体层2上形成P型基区3，突出P型基区3而形成沟槽4。在沟槽4的表面存在栅极绝缘膜5，隔着该栅极绝缘膜5，埋入多晶硅作为栅极6。邻接该沟槽4设置与N+型源区7、P型基区3接触的P+型接触区域8。源电极9经由各自分别接触源区7和主体区域(接触区域8)双方的顶部金属9a、9b形成。另外，漏区10形成于N+型半导体衬底1的背侧。为了降低开关损耗，一般知道重要的是降低图17的栅极绝缘膜5中所示的栅-漏间的反馈电容Cgd。为了使栅-漏间的电容Cgd降低，考虑缩短沟槽4从P型基区3突出的部分的长度、或变窄沟槽的宽度(厚度)。另外，由于为了减少MOSFET的导通电阻而缩短沟道长度是有效的，所以考虑缩短相当于沟槽4的深度的图17中的长度d。利用以上构成，在纵向型场效应晶体管等半导体器件中，若使开关损耗和导通损耗降低，则与流过漏极电流的方向正交的方向的栅电极和多晶硅的剖面面积减少。通过采取这种构造，栅极电阻增大。因此，已知如下构成，即位于栅电极6下侧的沟槽4内的部分细地构成，上部的形状经台阶部分扩大，由此在栅电极6的上部附加硅化物区域11，硅化物区域11被形成为由金属或金属化合物构成的金属膜。通过增大作为金属膜的硅化物区域11的面积，可减少栅极电阻。在现有的构造中，通过增长扩展到宽度比栅电极6下侧部分还宽的部分的长度Lf，可使硅化物化的区域1l的面积增大而使栅极电阻降低，但相反，源区7和与该源区7相对向的被扩张部分之间的栅极绝缘膜5的栅-源间电容Cgs也变大，增大MOSFET的输入电容。这种输入电容的增大使MOSFET的驱动损耗增大，成为使电源的效率恶化的原因。即，栅极电阻的降低与输入电容的降低满足悖论的关系，若仅要求使栅极电阻降低，则导致输入电容的增加，相反，若使输入电容降低，则栅极电阻变大，产生权衡的关系。如上所述，通过增长现有构造中的栅电极的扩大部分的被扩大的长度，若使硅化物化的区域的面积增大，则扩大部分与源区之间的栅极绝缘膜5的栅-源间电容Cgs变大，使MOSFET的输入电容增大。这种输入电容的增大关系到使MOSFET中的驱动损耗增大，成为使电源的效率恶化的原因。
技术实现思路
提供一种半导体器件，在充分确保硅化物区域的面积并实现栅极电阻降低的同时，可不增加输入电容地防止驱动损耗增加。第1基本构成的半导体器件包括第1导电型的半导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于所述半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上、隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和绝缘膜，形成于所述栅电极的从所述沟槽延伸后经台阶部分形成为宽度比所述沟槽内的宽度宽的所述上端部分的下面与所述源区的上面之间的至少一部分，而且其膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚。另外，第2基本构成的半导体器件包括第1导电型的半导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，设置成其至少一部分位于选择地形成于所述第1半导体区域的一部分中的沟槽内；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和由金属或金属化合物构成的金属膜，在作为所述栅电极的从所述沟槽延长的上端部分的上表面的远离所述源区的上面的位置一直保持设置宽的面积。附图说明图1是表示本专利技术第1实施方式涉及的半导体器件构成的主要部分剖面图。图2是表示本专利技术第2实施方式涉及的半导体器件构成的主要部分剖面图。图3是表示本专利技术第3实施方式涉及的半导体器件构成的主要部分剖面图。图4是表示本专利技术第4实施方式涉及的半导体器件构成的主要部分剖面图。图5是表示本专利技术第5实施方式涉及的半导体器件构成的主要部分剖面图。图6是表示本专利技术第6实施方式涉及的半导体器件构成的主要部分剖面图。图7是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图8是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图9是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图10是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图11是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图12是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图13是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图14是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图15是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图16是表示本专利技术第7实施方式涉及的半导体器件制造方法的主要部分剖面图。图17是表示现有半导体器件一构成例的主要部分剖面图。具体实施例方式下面，参照附图来说明本专利技术的半导体器件的实施方式。另外，各图中，附加与其它图中所用符号相同的符号来说明的构成要素表示与其它实施方式的构成要素相同或相当的构成要素。图1表示包含本专利技术第1基本概念的第1实施方式的半导体器件。图中，附加与现有图17相同符号的构成要素表示与现有构成要素相同或相当的构成。第1实施方式的半导体器件如图1所示，具备作为第1导电型的N+型半导体衬底1；形成于半导体衬底1上的作为第1导电型的N-型半导体区域2；形成于该半导体层2上的P型基层3；栅电极6，其至少一部分位于贯穿P型基层3并选择地形成于半导体区域2的一部分中的沟槽4内，而且其延长的上端部分61经台阶部分62形成为宽幅；栅极绝缘膜5，沿沟槽4的壁面，形成于壁面与栅电极6之间；作为第1导电型的N+型源区7，邻接于栅极绝缘膜5，形成于P型基层3的上面附近本文档来自技高网...

【技术保护点】
一种半导体器件，包括第１导电型的导体衬底；形成于所述半导体衬底上的第１导电型的半导体区域；栅电极，其至少一部分位于选择地形成于所述半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第２导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第１导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和绝缘膜，形成于所述栅电极的从所述沟槽延伸后经台阶部分形成为宽度比所述沟槽内的宽度宽的所述上端部分的下面与所述源区的上面之间的至少一部分，而且其膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚。

【技术特征摘要】
JP 2004-10-18 303087/20041.一种半导体器件，包括第1导电型的导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于所述半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和绝缘膜，形成于所述栅电极的从所述沟槽延伸后经台阶部分形成为宽度比所述沟槽内的宽度宽的所述上端部分的下面与所述源区的上面之间的至少一部分，而且其膜厚比所述沟槽内的所述栅极绝缘膜的膜厚厚。2.根据权利要求1所述的半导体器件，其特征在于所述栅电极中的至少一部分由金属或金属化合物形成。3.根据权利要求2所述的半导体器件，其特征在于由所述金属或金属化合物形成的所述栅电极的一部分是经所述台阶部分形成为宽幅的所述上端部分。4.根据权利要求3所述的半导体器件，其特征在于由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域仅设置在所述栅电极的上端部分的上面。5.根据权利要求3所述的半导体器件，其特征在于由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域设置在所述栅电极的上端部分的上面与该上端部分的侧壁部分。6.根据权利要求1所述的半导体器件，其特征在于所述栅电极从位于所述沟槽内的部分延长，在远离所述源区的上面的位置一直保持设置宽的面积。7.根据权利要求6所述的半导体器件，其特征在于所述栅电极的所述上端部分具备在其大致中心形成凹部的上面。8.根据权利要求7所述的半导体器件，其特征在于由所述金属或金属化合物形成的所述栅电极的所述上端部分是硅化物区域，该硅化物区域仅被设置在所述栅电极的上端部分的上面。9.根据权利要求8所述的半导体器件，其特征在于由所述金属或金属化合物形成的所述栅电极的一部分是硅化物区域，该硅化物区域设置在所述栅电极的上端部分的上面与该上端部分的侧壁部分。10.一种半导体器件，包括第1导电型的半导体衬底；形成于所述半导体衬底上的第1导电型的半导体区域；栅电极，设置成其至少一部分位于选择地形成于所述第1半导体区域的一部分中的沟槽内；栅极绝缘膜，沿所述沟槽的壁面，形成于所述壁面与所述栅电极之间；第2导电型基层，设置成在所述半导体区域上隔着所述栅极绝缘膜包围除所述沟槽底部以外的侧壁；第1导电型源区，邻接于所述栅极绝缘膜，形成于所述基层的上面附近的所述沟槽的外侧；和由金属或金属化合物构成的金属膜，在作为所述栅电极的从所述沟槽延长的上端部分的上表面的远离所述源区的上面的位置，一直保持设置宽的面积。11.根据权利要求10所述的半导体器件，其特征在于所述栅电极的所述上端部分具备宽幅部，所述宽幅部在从所述沟槽向上部侧突出的部分形成为宽幅并在位于所述沟槽内的部分的上部侧设置凹部，跨越包含该宽幅部的凹部的上面的宽面积，形成作为由所述金属或金属化合物构成的金属膜的硅化物区域。12.根据权利要求11所述的半导体器件，其特...

【专利技术属性】
技术研发人员：中村和敏，小野升太郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]